台湾TSMC（台湾積体電路製造）は、設計に焦点を合わせたプライベートイベント「TSMC 2024 Japan Open Innovation Platform Ecosystem Forum」を2024年10月25日に東京で開催した（図1）。同イベントでは、チップ/チップレット及びパッケージ製造技術のロードマップなどに加えて、AI（人工知能）を半導体設計に適用した効果についても説明があった。TSMCは製造技術で耳目を集めることが多いが、設計技術にも力を入れている。EDA（Electronic Design Automation）ツールベンダーや設計サービス企業と手を組み、いわゆるエコシステムを構築することで、顧客の設計をブラッシュアップして製造技術のポテンシャルの引き出しを狙う。
イベントの基調講演に続いて行われた「TSMC Technical Talk」（タイトルは、AI-powered EDA Solutions for Design PPA, QoR and Productivity Enhancement）にはTSMCのC.T. Wu氏（Director, Design Methodology and Kit Development Division）が登壇し、設計へのAI適用に関して講演した。TSMCは大手EDAベンダー4社、すなわち米Cadence Design Systems（ケイデンス・デザイン・システムズ）、米Synopsys（シノプシス）、米Siemens EDA（シーメンスEDA）、米ANSYS（アンシス）らと手を組んで、AI/機械学習技術の設計への適用を図っている（図2）。現在のAIブームの発端となった深層学習技術はもちろん、トランスフォーマーやLLM（Large Language Model：大規模言語モデル）など新しい技術の可能性も検討しているとした。
Wu氏によれば、EDAベンダーからの設計データを使ってAIの効果を評価したところ、例えば、設計した半導体の性能（タイミング）は15～60％向上した（図3）。また、消費電力は3～25％低減、消費電力のうちリーク電力に限れば30～40％低減したという。そしてチップ面積は15％縮小したとする。設計の改善に加えて、設計生産性も向上した。デジタルICのPPA（Power Performance Area）最適化の効率は3～10倍に、アナログ/RFのIPのマイグレーション（微細製造プロセスへの設計変更）の効率は1.4～3.3倍に、モンテカルロ解析の効率は10～1000倍以上になるとのことである。
こうしたTSMCのAIベースの設計技術は、TSMCに1年遅れで2nm世代プロセスの製造受託事業を始める予定のRapidus（ラピダス、東京・千代田）に少なからぬ影響を及ぼしそうだ。ラピダスは最近になってEDA技術についても発表を始めた。例えば、「TSMCと同じ大手EDAベンダーのEDAツールを使うものの、独自のAI技術によって設計面で差異化を図れる」と説明する。が、後述するようにTSMCは様々な設計工程/局面でAI技術の適用を検討している。さらに、詳細で手間のかかる作業に対してAI技術の適用を図っており、実践的と言える。ラピダスよりもAI技術活用で相当に先んじている印象である。ラピダスは設計のAI利用でTSMCをキャッチアップできるのだろうか。
