Western Digitalの「RISC-V SweRV Cores」と「OmniXtend」

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Western Digital、プロセッサを発表――RISC-Vを活用によると、「RISC-V SweRV Cores」と「OmniXtend」をオープンソースにて公開したと。

引用
同社は同IPの命令セットシミュレータとして「RISC-V SweRV Instruction Set Simulator（以下、SweRV ISS）」をオープンソースとして合わせて公開した。同社ではSweRV Coreの開発にあたり、SweRV ISSを活用して100億もの命令を実行し徹底的にIPの検証を行っており、「『SweRV Core』および『SweRV ISS』の双方が、業界におけるオープンソース命令セットアーキテクチャへの移行を促進するものと期待している」（WD）とする。

とありますので、この IP 、少しは安心して使えるのでしょうかね。。。。

RISC-V SweRV Coreのソースコード、2018.12.08の12時時点ではまだ公開されていません

RISC-V SweRV IISのソースコード

また、同時に公開した「OmniXtend」

Welcome to the OmniXtend future!

引用
  This initial release of OmniXtend is based on a simple serialization of the TileLink coherence protocol 
  created for the RISC-V ecosystem. 

  Future evolution may diverge from the on-chip coherence protocol to tackle issues of scalability and heterogeneity.
  It is important to keep in mind that OmniXtend is not equivalent to TileLink, 
  despite their similarity at the moment.

とありますようの、現時点では、TiliLineベースと。

ブロック図は、下記のような感じ。引用します。