Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログ：User View: Where e Outshines SystemVerilog For Functional Verificationでは、 e について、経験豊かなエンジニアが…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった EDAExpressに、Cadence「ハードウェア/ソフトウェア協調開発プラットフォーム・セミナー」がアップされました。 当日、@EDAExpressのツイー…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった VMM(オリジナルは、VeraベースのRVM)は基本的にはある程度の規模も機能モジュールを検証するためのフレームワークとして開発されたもの。 そ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった @EDAExpressさんのツイートで知ったRocketickのRocketSim。 ホームページ内の技術解説とDemoによると、どうやら、GPUを使ったアクセラレータ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログ： Pre-RTL Software Development -- You Can't Get Your Product to Market Without It!では、 5/25(水)に開催されたハ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった & REUSEにGuidelines for SystemC - Debugger Integrationという記事がアップされました。 この記事は、CPU DebuggerをSystmC環境に接続する…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった SpringSoftがProtoLink Probe Visualizerというハードウェア検証・デバッグソリューションをアナウンスしました。 EDA Expressの記事：Sprin…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM 1.0では、Virtual Interfaceの使い方を示してくれます。 すべてのコードは、interface.svファイルに記述されています。 // 途中略 packa…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ケイデンスのブログにPanel Discussion: Applying High-Level Synthesis in an SoC Flowがアップされました。 パネラーは、 * Jeff Bier, Fo…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった uvm_componentクラスは、次の3つのvirtual関数があります。 phase_started phase_ready_to_end phase_ended これら3つのvirtual関数には、uv…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM WorldにUVM Run-Time Phases Primerがアップされています。 これは、UVM 1.0で導入されたPhaseの中で、 runフェーズ内で実行される各フ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ドライバ、シーケンサ、そしてシーケンスをuvm_envクラスを継承するenvクラスの中で組み立てます。 各インスタンスは、new関数で生成してい…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 6月24日(金)に新横浜の例のホテルで、 EVE 0-Bug Conference 2011 Summerが開催されます。 EVEのZEMI-3の機能を利用したユーザー事例発表が…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった シーケンサは、uvm_sequenceクラスを継承します。 テンプレートのREQとRSPに指定するクラスは、ドライバと同じモノにします。 そして、new関…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった ドライバは、シーケンサからのトランザクションを受け取り、 その結果をシーケンサに戻します。 ドライバは、uvm_driverクラスを継承して、n…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今回は、user_pkgパッケージ部のデータ定義の部分をみていきます。 基本となるデータ(bus_trans)をuvm_sequence_itemクラスを継承して定義し…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった この例題は、あくまでもシーケンスってこんな感じよ！というコードのようなのでDUTがありません。 コードは、top.svにまとめられています。 …

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった OVM 2.1.1/UVM 1.0 EAでは、Configurationは、get_config_xxx/set_config_xxx関数を使っていましたが、 UVM 1.0では、次のように変更されま…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Alteraの開発環境 Quartus II v11がリリースされました(2010.05.09)。 ModelSim Altera Editionも Windows 用 ModelSim-Altera Starter Edit…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった apb_rw.svファイル内のapb_rwクラスで、次のようになっています。 シーケンサに対するデータではないので、uvm_sequence_itemではなく、uvm_…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった target.svファイル内のtargetクラスで、次のようになっています。 examples/simple/tlm2/basic_blockingのtarget.svに対して、package/endpa…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった これから半年間の検証関連のセミナー予定です(参加する予定のモノ)。 Questaが可能にする機能検証改革セミナー : 2011/ 6/ 3(金) at 品川メ…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった initiator.svファイル内のinitiatorクラスで、次のようになっています。 examples/simple/tlm2/basic_blockingのinitiator.svに対して、pack…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 日本はGWでお休みですが、アメリカではESCで盛り上がっています。 そのESCにて、ケイデンスがやっと、Virtual Platform関連を発表しました。…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった トップ階層は、tb_env.svファイル内のtb_envクラスで、 examples/simple/tlm2/blocking_simpleと全く同じです。 class tb_env extends uvm_c…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 今回から5回にわたって、examples/simple/temporal_decouplingの以下のファイルをみていきます。 この例題は、UVM 1.0に導入されたTLM 2.0の…

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 「Questaが可能にする機能検証改革」セミナーが6/1(水)：大阪、6/3(金)：東京に行われます。 セミナー内容を以下に引用します。 13:00 - 14:…