Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった OVM WorldにUVM Sequence Layering - Easier Testsがアップされました。 基本的には、OVM Sequence LayeringのOVMをUVMに変更しただけです。 提供さ…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 予約のぱちっとが面倒なので、店にて直接購入をしようとしましたが、 ネットの各店舗の行列情報を見て、今日は無理。 とりあえず、デモ機にて、ソフ…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 DAC2010にて行われるNorth American SystemC User Group (NASCUG)。 Agendaは、次の通りです。 2:30 - 3:00 pm Registration 3:00 - 3:10 pm Welco…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 OVM integration with SystemC TLM2のv1.1が公開されました。 Example runs on Cadence IUS 9.2 s10 or later simulator ということです。 v1.0か…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 UVMでも基本的には、同じ。 OVM Configuration and Virtual Interface Extensionsから。 OVMにおけるConfigurationは、 function void set_config_…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ 今週、Googleで見つけたブログ電気回路/HDL/ModelSim XE を使った SystemVerilog DPI-C テスト 実用的な環境を構築は、ありがたい情報です。 disable への対応では、Verilog HDL内でdisableさ…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ OVM WorldにA Register Package for UVM - uvm_register-2.0 Releaseされています。 UVM Worldではなく、OVM Worldに！ メンターのブログ、UVM Register Package 2.0 Available for Downloadも…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ UVM-EA Release Detailsで、JL GrayさんがUVM-EAを語っています。 UVM-EAがOVM 2.1.1に対して、変わったところは、 * Enhanced callback capabilities – not directly backward compatible wit…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ Denaly Partyが、JUNE 15 - 18:00pm、Hilton Anaheimで行われるようです。 デナリがケイデンスに買収されたので、開催が危ぶまれましたが、開催されるようです。 検証、Verification、SystemVe…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ DAC2010(Tuesday, June 15)にて、UVM: Charting a New Course また、UVM: Defining A Universal Verification Methodology And Base Classでは、 Tuesday morning Accellera breakfast at DAC…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ UVMのREADME Accellera Universal Verification Methodology version 1.0-EA (C) Copyright 2007-2009 Mentor Graphics Corporation (C) Copyright 2007-2009 Cadence Design Systems, Incorpo…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ bin/OVM_UVM_Rename.plにて、OVM => UVM変換が出来るようです。 このツールで変換の手間が大幅に省けるね！ P.S ちなみにこのツールのCopyrightは、何と、Synopsys です！ 検証、Verification…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ UVM Worldが立ち上がりました。 DAC目指して、突進するでしょう！ 検証、Verification、SystemVerilog、UVM、Unified Verification Methodology

Verification Engineerの戯言 : SystemVerilogの世界へようこそ AccelleraのVIPから[UVM 1.0 EA]が正式にリリースされました。 ケイデンスでも：UVM 1.0 EA Is Available – What This Means To Youでも Richard Goeringさんのブログがアップされています。In…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 ケイデンスもOVM World Contributionに、OVM_RGM2.2 Releaseをリリースしました。 OVMなんだから、2つもあるのはちょっと。はやく、UVMとして統合…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ Verification GuildのDPI-Cを見ていて気がつきました。 Verilog HDLでは、functionやtaskでは、automaticを付けることができますが、 SystemVerilogでは、module、program、そして、interface…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 DAC2010のFront-end Topicsに SystemC AMS Extensions: Solving the Need for Speed by Martin Barnasconi, AMS Working Group Chairmanがアップさ…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 EETimesによると、ケイデンスがデナリを買収したようです。 Cadence to buy Denali 買収金額は、約300億円。 プレスリリース：CADENCE TO ACQUIRE …

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 Embedded system virtualization for executable specifications and use case modelingでは、下記の3つのVirtualを定義しています。 http://i.cmp…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 OVM World Contributionsに、OVM Sequence Layering - Easier Testsがアップされました。 内部でovm_register-2.0を使っています。 docs/regs_laye…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 OVM World Contributionsに、A Register Package for OVM - ovm_register-2.0 Releaseがアップされました。 A Register Package for OVM - ovm_reg…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった。 Is it time to start using high-level synthesis?によると、 AutoESLのツールAutoPilotは、Berkeley Design Technology認定のようです。 詳細は、…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ 5月6日に日記、NextOpのBugScopeとは？に書きましたNextOpのBugScopeについての Brian Baileyさんの記事NextOp comes out of stealth mode. Tackles assertion synthesis.です。 この記事の最…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ Xilinxの開発ツールISE 12.1がリリースされたことに伴い、ModelSim XEも6.5aからバージョンアップされ、6.5cになりました。 ModelSim XEのサイト ダウンロードときには、6.4cとなっていますが…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ EDA Expressの新興EDAベンダNextOpがアサーション自動生成ツール「BugScope」をリリースによると、RTLのデザインとテストベンチから機能検証用のアサーションと機能カバレッジのプロパティを自…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ MentorがOVMにOVM Configuration and Virtual Interface Extensionsをアップしました。 また、Dennisさんのブログ(Mentorブログ)OVM Extensions for Testbench Reuseでも告知しています。 詳細…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ VMM Centralが新しくなりましたよ！ 検証、Verification、SystemVerilog、VMM、Verification Methodology Manual

Verification Engineerの戯言 : SystemVerilogの世界へようこそ CadenceのRichard GoeringさんのTwitterによると、 SCDSourceは、5月7日でClosedのようです。 SCDSource関連の日記を読み直してみると、2008年後半から既に危ない状態だったが、。。 検証、Ver…

Verification Engineerの戯言 : SystemVerilogの世界へようこそ ちょっと古いですが、High-level Synthesis: Next Steps In SoC DesignがYouTubeにアップデートされています。 CC付きです。 検証、Verification、HLS、Youtube

Verification Engineerの戯言 EDA Expressによると、 米Parallel Engines、FPGA設計向けのIPベース設計ソリューションを発表 ということで、早速チェックしてみました。実装IPだけでなく、検証IPもあるようです。 PCI Express検証IPを調べた見たら、9種類のI…