Microchip 社の高位合成ツール SmartHLS 2024.1 で
fpga-hls-examples の内の
axi_target をやってみよう。
現在実装している”
ハードコア RISC-V MSS で FPGA 部に実装した GPIO IP を制御する5（CLOCKS_AND_RESETS SmartDesign 3）”で実装しようとしてい GPIO IP のインターフェースが APB なので、AXI4 インターフェースの GPIO IP を作ろうということだ。
なお、axi_target は SmartHLS 2021.2 で一回やったとことがあり、その記事を下に示す。
”
Microchip 社の高位合成ツール SmartHLS の fpga-hls-examples をやってみる1（AXI4 Slave その 1）”
”
Microchip 社の高位合成ツール SmartHLS の fpga-hls-examples をやってみる2（AXI4 Slave その 2）”
fpga-hls-examples をダウンロードしたフォルダを示す。
axi_target フォルダを示す。
SmartHLS 2024.1 を起動して、
fpga-hls-examples の内の
axi_target のインポートを行う。
SmartHLS の File メニューから Import... を選択した。
Import ダイアログが表示された。
General を展開して、Existing Projects into Workspace を選択して、Next>ボタンをクリックする。
Import Project 画面
Select root directory の Brows... ボタンをクリックした。
fpga-hls-examples-main -> axi_target を選択した。
OK ボタンをクリックした。
Select root directory と Projects が入力された。
Finishボタンをクリックした。
axi_target プロジェクトがインポートされた。
C シミュレーションからやってみよう。
Compile Software アイコンをクリックしてソフトウェアとしてコンパイルした。
Run Software アイコンをクリックして実行した。
ログを示す。
sum_result = 101010366
xor_result = fefefeea
or_result = ffffffff
PASS
- 2024年11月10日 05:05 |
- SmartHLS
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