FPGAの部屋 Xyloni Development Kit を使ってみる6（Efinity_tutorial をやってみる3）
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Xyloni Development Kit を使ってみる6（Efinity_tutorial をやってみる3）

”Xyloni Development Kit を使ってみる5（Efinity_tutorial をやってみる2）”の続き。

Github の Efinix-Inc/xyloni の xyloni/design/Efinity_tutorial をやってみようということで、前回は、Interface Designer を起動して、IO ピン部分の割付を行った。今回は、Place 、Route、ビットストリームの生成を行って、レポートを確認した。

Efinity の dashboard の Toggle Automated Flow ボタンをクリックし、Automated Flow を有効にした。
Place ボタンをクリックした。
Efinity_96_L240331.png

Place 、Route、ビットストリームの生成が実行され、終了した。
Efinity_97_L240331.png

xyloni/design/Efinity_tutorial/outflow ディレクトリに new_project.bit と new_project.hex ファイルが生成された。
Efinity_104_L240331.png

Place のレポートを確認する。
new_project.place.rpt を確認した。
Efinity_98_L240331.png

---------- Resource Summary (begin) ----------
Inputs: 3 / 96 (3.12%)
Outputs: 4 / 223 (1.79%)
Clocks: 1 / 16 (6.25%)
Logic Elements: 36 / 7384 (0.49%)
    LE: LUTs/Adders: 31 / 7384 (0.42%)
    LE: Registers: 34 / 5280 (0.64%)
Memory Blocks: 0 / 24 (0.00%)
Multipliers: 0 / 8 (0.00%)
---------- Resource Summary (end) ----------


Route のタイミング・レポートを確認する。
new_project.timing.rpt を開いた。
Efinity_99_L240331.png

---------- 1. Clock Frequency Summary (begin) ----------

User target constrained clocks
 Clock Name  Period (ns)  Frequency (MHz)    Waveform      Targets
    clk         30.000        33.333      {0.000 15.000}    {clk}

Maximum possible analyzed clocks frequency
 Clock Name  Period (ns)  Frequency (MHz)     Edge
    clk         7.110        140.647         (R-R)

Geomean max period: 7.110

---------- Clock Frequency Summary (end) ---------------


clk も最高動作周波数は 140 MHz 以上で問題なさそうだ。
  1. 2024年04月01日 04:00 |
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