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Identify を試してみる3”の続き。
MACNICA の Identify という資料を見つけたので、Identify を使ってみようということで、前回は、Idenfity Instrumentor の Watchpoint と Breakpoint を設定して、FPGA のメモリ長や Memory Type を設定した。今回は、Synplify Pro で論理合成を行って、Synplify Pro を閉じた。Libero SoC に戻って、Place and Route を行った。
Synplify Pro で、synthesis_1 をクリックして、Run ボタンをクリックした。
Design out of date ダイアログが表示された。
OK ボタンをクリックした。
論理合成が終了した。
Project Status タブの内容を示す。
Synplify Pro を閉じた。
Libero SoC に戻って、Implement Design -> Place and Route をダブルクリックして、Place and Route を行った。
Place and Route が終了した。
4LUT の使用量は 1326 で、Idenfity Instrumentor を入れない時は、300 くらいだったと思うので、1000 くらい増えたようだ。
Design Flow ウインドウで、Verify Post Layout Implementation -> Open SmartTime をダブルクリックして、SmartTime ウインドウを開いた。
タイミング制約を掛けた pll_clk が 414.938 MHz になっていた。
PF_CCC_C1_0/PF_CCC_C1_0/pll_inst_0:OUT0 が 170.503 MHz で 148.5 MHz は満たしている。
PF_CCC_C1_0/PF_CCC_C1_0/pll_inst_0:OUT0 -> Register to Register をクリックした。
PF_CCC_C1_0/PF_CCC_C1_0/pll_inst_0:OUT0 -> Register to Register の右ウインドウのリストから一番上の項目をダブルクリックした。
各パスのディレイが表示されて、グラフィカルに遅延パスを見ることができるようだ。
Max Delay Analysis ボタンをクリックすると元の画面に戻る。
atck -> Register to Register をクリックした。
このクロックは、Identify のクロックのようだ。
atck -> Register to Register の右ウインドウのリストから一番上の項目をダブルクリックした。
pll_clk -> Register to Register には、エントリが何もない。
pll_clk はネット名で制約を掛けているので、インスタンスの PF_CCC_C1_0/PF_CCC_C1_0/pll_inst_0:OUT0 で制約を掛けた方が良さそうだ。
- 2024年10月30日 05:13 |
- Libero SoC
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