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HDMI TX Sample Design をやってみよう15”の続き。
前回は、論理合成をして、続いて、Place and Route を行った。ピン配置とタイミング・レポートを確認したが、PLL の出力クロックの周波数が想定と違っていて、PLL 後のクロック信号にタイミング制約がかかっていないことが分かった。今回は、PLL 後のクロック信号にタイミング制約を掛けて、論理合成、Place and Route を行って、SmartTime を起動してタイミング制約がかかっているのを確認できた。タイミング制約も満足している。
SmartDesign を 見て、PLL 後のクロックのネット名を確認した。
PLL 後のクロックのネット名は PF_CCC_C1_0_OUT0_FABCLK_0 だった。
タイミング制約を作成しよう。
Constraint Manager の Timing タブで Edit の下向き三角をクリックし、Edit Sythesis Contraints を選択した。
ConstraintsEditor ダイアログが開く。
Clock Name の空欄をダブルクリックする。
Create Clock Constraint ダイアログが開いた。
Clock Source の ... ボタンをクリックした。
Select Source Pins for Clock Constraint ダイアログが開いた。
Type を
All Nets に変更し、Pattern: に
*PF_CCC_C1_0_OUT0* を入力し、Select a Type and Pattern to start selection の Search ボタンをクリックした。
Avalable Pins にPF_CCC_C1_0_OUT0_FABCLK_0 が表示されたので、
PF_CCC_C1_0_OUT0_FABCLK_0 を選択して、Add ボタンをクリックした。
Assigned Pins に PF_CCC_C1_0_OUT0_FABCLK_0 が入った。
OK ボタンをクリックした。
Clock Source が入力された。
Clock Name に pll_clk と入力し、Frequency: に 148.5 を入力した。
他はデフォルトで問題ないので、OK ボタンをクリックした。
pll_clk タイミング制約が ConstraintsEditor に入った。
Add のチェックボックスにチェックを入れた。
セーブを行った。
user.sdc を示す。
Implement Design -> Synthesize をクリックして、論理合成を行った。成功した。
Design Flow ウインドウで、Implement Design -> Place and Route をダブルクリックして成功した。
Design Flow ウインドウで、Verify Post Layout Implementation -> Open SmartTime をダブルクリックして、SmartTime ウインドウを開いた。
pll_clk のタイミング制約で、Required Frequency （MHz) が 148.500 に設定されていて、これは正しい。
pll_clk の Frequency (MHz) は 188.041 でタイミング制約を満たしている。
Analysis for scenrio timing_analysis で Register to Register を選択した。
ワーストケースのレジスタ間の遅延も 5.270 ns となっていて、問題なさそうだ。
- 2024年10月23日 04:26 |
- Libero SoC
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