例文 (14件) |
パリティコードを含む例文一覧と使い方
該当件数 : 14件
パリティエラー訂正部は、第1パリティコードのエラーを第2パリティコードを用いて訂正する。例文帳に追加
A parity error correcting section corrects the error of the first parity code by using the second parity code. - 特許庁
第2パリティコードは、複数の第1パリティコードの全ビットに共通のコードであるため、1回の演算で第2パリティコードを生成でき、1回の演算で第1パリティコードのエラーを検出できる。例文帳に追加
The second parity code is a code common to all the bits of a plurality of the first parity codes, so that the second parity code can be generated by a single operation and detection of the error of the first parity code in a single operation. - 特許庁
第2パリティコードを構成する各パリティビットは、一度にアクセスされる第1パリティコードの全ビットに共通である。例文帳に追加
Each parity bit constituting a second parity code is common to all the bits of the first parity code which are accessed at the same time. - 特許庁
CRCパリティコードを利用したビデオエラー検出技術例文帳に追加
低密度パリティコードエンコーディング/デコーディング装置及びその方法並びにコンピュータ読み取り可能な記録媒体例文帳に追加
LOW DENSITY PARITY CODE ENCODING/DECODING DEVICE AND METHOD AND COMPUTER-READABLE RECORDING MEDIUM - 特許庁
データエラー訂正部は、レギュラーデータのエラーを、パリティエラー訂正部により訂正された第1パリティコードを用いて訂正する。例文帳に追加
A data error correcting section corrects the error of the regular data by using the first parity code corrected by the parity error correcting section. - 特許庁
キャッシュTAG−RAM1内の別のアドレスa,1aにパリティコードを付加したTRUE−TAGと、その極性を反転させたSHADOW−TAGを格納する。例文帳に追加
A TRUE-TAG to which a parity code is attached and a SHADOW-TAG obtained by inverting its polarities are stored in different addresses (a) and 1a in a cache TAG-RAM 1. - 特許庁
その後、送信装置が、被制御装置に実行させたい動作を表す制御コマンドと、その被制御装置を表す選択コードとを組合せることによりパリティコードを生成して、制御コマンドとともに送信する。例文帳に追加
Then, a transmitter generates a parity code by combining a control command indicating an operation for the controlled device to perform and the selection code indicating the controlled device, and sends the generated code with the control command. - 特許庁
同様にRAM20上のプログラム22もブロック単位でチェックし、演算結果31と対応するパリティコード30との一致で固定値34を、不一致で演算結果31をレジスタ36にセットする。例文帳に追加
The program 22 on the RAM 20 is similarly checked in the block unit, and sets a fixed value 34, when an operation result 31 is matched to a corresponding parity code 30, or the operation result 31, when the both are not matched, to a register 36. - 特許庁
複数の周波数帯域それぞれの状態に応じて適応的にパリティチェック行列を生成することで、無線チャンネルの周波数選択的特性を適切に考慮することのできる低密度パリティコードエンコーディング/デコーディング装置及びその方法を提供する。例文帳に追加
To provide a low density parity code (LDPC) encoding/decoding device and method, capable of considering frequency selective properties of wireless channels, by adaptively generating a parity check matrix in accordance with statuses of a plurality of frequency bands. - 特許庁
所定サイズのブロックに格納されるプログラム22は、DSPプログラム23をブロック毎にチェックし、演算結果41と対応するパリティコード40とを比較し、両者の一致で固定値44を、不一致で演算結果41をレジスタ46にセットする。例文帳に追加
A program 22 stored in a block having a prescribed size checks a DSP program 23 for every block, compares an operation result 41 with a corresponding parity code 40, and sets a fixed value 44, when the both are matched, or the operation result 41, when the both are not matched, to a register 46. - 特許庁
最終的な排他論理和回路1−1の演算結果と入力データDT中の対角パリティコードとの一致検出を不一致検出回路9−6で行い、その演算結果を論理和回路9−7で纏め、その演算結果をエラー検出保持回路9−8で保持して出力する。例文帳に追加
A mismatch detector circuit 9-6 detects the matching of the operation result of a final exclusive-or circuit 1-1 with diagonal parity codes in the input data DT, a logic sum circuit 9-7 makes up the operation results thereof and an error detection holder circuit 9-8 holds the operation result thereof. - 特許庁
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