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非同期式制御回路の英語
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「非同期式制御回路」の部分一致の例文検索結果
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非同期式回路の制御回路例文帳に追加
CONTROL CIRCUIT FOR ASYNCHRONOUS CIRCUIT - 特許庁
非同期式回路２００は、段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して２相式制御を行う制御回路を有する。例文帳に追加
The asynchronous circuit 200 includes a plurality of circuit blocks connected stepwisely, and the respective circuit blocks have operation circuits and control circuits for performing two-phase control of the operation circuits. - 特許庁
非同期式直列情報送受信装置での非同期シリアル転送において、カウント補正回路２からのカウント補正信号１５を入力し、制御信号生成回路１がデータシフト信号１２０を生成し出力する。例文帳に追加
In the asynchronous serial transfer in the asynchronous serial information receiver, A control signal generating circuit 1 receives a count correction signal 15 from a count correction circuit 2, generates and outputs a data shift signal 120. - 特許庁
また、このバッファ回路及び制御方法に用いられる、同期式記憶回路と、非同期式回路との間のデータ転送制御を行うインターフェース回路及びその制御方法の提供を目的とする例文帳に追加
The data buffer circuit 10 sandwiched between an image processing system 1A and a main system 2 comprises a RAM 130 with one port, a control signal generation section 110, an address generation section 100, and a first selector 113. - 特許庁
非同期式半導体メモリ装置の内部電源電圧発生回路及び内部電源電圧制御方法を提供する。例文帳に追加
To provide an internal power voltage generating circuit for a non- synchronous semiconductor memory device and a method for controlling internal power voltage. - 特許庁
本発明の同期・非同期インターフェース回路（２０）は同期バス（３０）と非同期ＣＰＵ（１０）の間で行われるアクセス・サイクルをイベントドリブン式に制御する有限ステートマシン（２２）と、アクセス・サイクルの開始を検出する検出回路を備える。例文帳に追加
A synchronous/asynchronous interface circuit (20) of the present invention comprises a finite state machine (22) that controls an access cycle to be performed between a synchronous bus (30) and an asynchronous CPU (10) into an event-driven type, and a detection circuit that detects the start of the access cycle. - 特許庁
同期式回路と、非同期式回路との間のデータのバッファリングを行うバッファ回路及びその制御方法の提供を目的とする。例文帳に追加
To provide a buffer circuit and its control method which perform buffering of data between a synchronous circuit and an asynchronous circuit: and to provide an interface circuit and its control method which performs data transfer control between the synchronous memory circuit and asynchronous circuit being used for the buffer circuit and its control method. - 特許庁
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「非同期式制御回路」の部分一致の例文検索結果
該当件数 : 11件
基板上の実装面積やコストの上昇を抑えつつ、既存のパラレルインターフェース部のみをもつ制御側回路と被制御側回路との間で非同期式シリアルバス接続を簡易に実現すること。例文帳に追加
To easily achieve a synchronous serial bus connection between a control side circuit having only an existing parallel interface part and a controlled side circuit by suppressing increase of the mounting area on a substrate or costs. - 特許庁
ターゲットシステム１０の集積回路装置２０は、第１のクロック生成回路７０と、第１のクロック生成回路で生成されたクロックを動作クロックとして、省ピン型のデバッグツールとのデバッグ用のデータの送受信を非同期式のシリアルデータ伝送で行うための通信制御を行う第１の非同期通信制御回路８０とを含む。例文帳に追加
In this debug system, the integrated circuit device 20 of a target system 10 includes: a first clock generation circuit 70; and a first asynchronous communication control circuit 80 performing communication control for performing transmission/reception of debugging data with a pin reduction type debug tool by the asynchronous type serial data transmission with a clock generated by the first clock generation circuit 70 as an operation clock. - 特許庁
省ピン型のデバッグツール１１０は、第１のクロック生成回路と同じボーレートのクロックを生成する第２のクロック生成回路１７０と、 第２のクロック生成回路で生成されたクロックを動作クロックとして、前記ターゲットシステムとのデバッグ用のデータの送受信を非同期式のシリアルデータ伝送で行うための通信制御を行う第２の非同期通信制御回路１８０とを含む。例文帳に追加
The pin reduction type debug tool 110 includes: a second clock generation circuit 170 generating a clock of the same baud rate as the first clock generation circuit; and a second asynchronous communication control circuit 180 performing communication control for performing transmission/reception of the debugging data with the target system by asynchronous type serial data transmission with the clock generated by the second clock generation circuit as an operation clock. - 特許庁
基準バースト信号レベルが復調器所要のレベルであるかレベルウインドウを持って判定し、レベルウインドウ内に基準バースト信号レベル相関が入るように入力段非同期式ＡＧＣ制御回路３８を制御し、そのゲインで保持する。例文帳に追加
Whether a reference burst signal level is a demodulator required level or not is determined with a level window, an input stage asynchronous automatic gain control circuit 38 is controlled so that the reference burst signal level correlation falls within the level window, and is held at its gain. - 特許庁
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