論理階層の英語

論理回路をＣ＋＋言語で記述し、論理回路の階層構造を保持する手段として、階層構造を再現するオブジェクトを用意する。例文帳に追加

The logical circuit is described by C++ language, and an object for reproducing a hierarchical structure, is prepared as a means for holding the hierarchical structure of the logical circuit. - 特許庁

入力した設計対象回路から、論理階層構造を抽出して、論理階層構造木を生成する。例文帳に追加

A logic hierarchical structure tree is generated by extracting a logic hierarchical structure from an inputted design object circuit. - 特許庁

論理回路の回路記述における下位階層をブラックボックス化して論理検証するとき、上位階層と下位階層間の接続を論理接続を含めて検証することにより、上位階層と下位階層間の接続不正を検出可能にする。例文帳に追加

To detect an illegal connection between a higher layer and a lower layer by verifying the connection between the higher and lower layers including their logical connection when the lower layer in the circuit description of a logic circuit is constituted as a black box and the logic is verified. - 特許庁

階層ブロック生成手段１０３は、前記抽出された各論理階層の回路構造に基づいて、各論理階層の併合処理を行って、複数の階層ブロックを生成する。例文帳に追加

A hierarchical block generating means 103 performs the merging processing of each logical hierarchy based on the extracted circuit structure of each logical hierarchy, and generates a plurality of hierarchical blocks. - 特許庁

文単位階層化部１ａは論理修正前の旧ＲＴＬ７から階層化旧ＲＴＬ９を生成し、文単位階層化部１ｂは論理修正後の新ＲＴＬ８から階層化新ＲＴＬを生成する。例文帳に追加

A sentence unit hierarchizing part 1a generates a hierarchized old RTL 9 from an old RTL 7 before logic correction, and a sentence unit hierarchizing part 1b generates a hierarchized new RTL from a new RTL 8 after the logic correction. - 特許庁

検出されたＥＮ生成論理からクロックゲーティング回路の挿入位置と論理階層の組み替えを決定して（Ｓ５）、論理合成における論理階層組み換えの指示（Ｓ８）と設計変更処理を行う（Ｓ６）。例文帳に追加

Recombination of a logic hierarchy and an insertion position of a clock gating circuit is determined from the detected EN generation logic (S5), an instruction of the logic hierarchy recombination in logic composition is performed (S8), and design change processing is performed (S6). - 特許庁

階層変換部４は変換後階層論理回路１４を生成し、冗長故障検出部５ａは旧階層論理回路１２の旧冗長故障リスト１５を作成し、冗長故障検出部５ｂは変換後階層論理回路１４の新冗長故障リスト１６を作成する。例文帳に追加

A hierarchy conversion part 4 generates a converted hierarchy logic circuit 14 after conversion, a redundant fault detection part 5a prepares the old redundant fault list 15 of the old hierarchy logic circuit 12, and a redundant fault detection part 5b prepares the new redundant fault list 16 of the converted hierarchy logic circuit 14. - 特許庁

記述レベル最適化処理部6は階層論理回路情報が条件分岐処理の構文を含むか否かの検索を行い、論理解析部7が入力信号「c1」,「c2」,「c3」の互いの組み合わせの論理解析を行えるようにダミーの回路記述を、隣接階層の階層論理情報へ挿入する。例文帳に追加

A description level optimizing section 6 retrieves whether or not the hierarchical logic circuit information contains the syntax of condition branching processing and inserts dummy circuit description into the hierarchical logical information of the adjacent hierarchy so that a logic analyzing section 7 may perform logic analysis on the combination of input signals. - 特許庁