誤り許容回路の英語

受信側では、許容範囲内のパターン誤りであればユニークワードを検出することのできる検出回路５で誤りパターンが付加されたユニークワードパターンを検出し、ユニークワード誤り位置検出回路６にて誤り位置を検出する。例文帳に追加

On a receiving side, a detection circuit 5 capable of detecting a unique word detects the unique word pattern with the error pattern attached, and a unique work error position detection circuit 6 detects an error position. - 特許庁

入力信号がmビット連続して「1」であるときにAIS検出とし、かつmビット中nビットの誤りを許容するAIS検出回路において、回路規模の小さいAIS検出回路を提供する。例文帳に追加

To provide an alarm indication signal AIS detection circuit with a small circuit scale that detects an AIS when m-consecutive bits of an input signal are '1' and permits n-bit errors in the m-bits. - 特許庁

比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較して位相検出信号116を生成し、タイミング制御回路24では位相検出信号116に基づいてデータ取り込みクロック120の位相を補正する。例文帳に追加

A comparator 22 compares the mismatched bit number 112 with an error permission bit number 114 stored in an error permission memory 20 to generate a phase detection signal 116, and a timing control circuit 24 corrects the phase of a data incorporating clock 120 on the basis of the signal 116. - 特許庁

ユニークワード長を長くしたり、許容誤りビット数を増やすことによってユニークワード検出回路の回路規模が極端に大きくならないようにする。例文帳に追加

To prevent the extreme scale-up of a unique-word detecting circuit by lengthening unique-word length and increasing the number of allowable-error bits. - 特許庁

エッジ検出信号が発生するごとに、カウンタ６のカウント値と、ＨまたはＬレベルの区間として許容される長さに相当する値とを誤り検出回路１０が比較する。例文帳に追加

An error detection circuit 10 compares the counted value of the counter 6 with a value corresponding to a length which is allowable as the H or L level interval, each time the edge detection signal is generated. - 特許庁

消失フラグの不正確さを許容しながら、従来技術に比べて少ない回路規模で２事象誤りに対するＣＲＣＣ訂正処理を実現する。例文帳に追加

To realize a CRCC correction processing for double event errors in a smaller circuit scale than that of a conventional technique while allowing inaccuracy of missing flags. - 特許庁

入力信号がｍビット連続して「１」であるとき、ＡＩＳ検出とし且つｍビット中ｎビットの誤りを許容する、回路規模が小さく且つ任意のＡＩＳ検出条件に柔軟に適用できるＡＩＳ検出回路を提供すること。例文帳に追加

To provide an AIS (Alarm Indication Signal) detection circuit which has a small circuit scale and is flexibly applied to an optional AIS condition by detecting an AIS when m bits of an input signal are continuously "1" and permitting errors of n bits in the m bits. - 特許庁