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算術和の英語
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英訳・英語 arithmetic sum
「算術和」の部分一致の例文検索結果
該当件数 : 12件
複数個の算術演算結果の総和を高速に算出する。例文帳に追加
To calculate the total sum of a plurality of arithmetic operation results at high speed. - 特許庁
四則演算とシフト演算の少なくとも一方を行う算術論理演算ユニット13と、固定小数点演算の小数点位置データを保持する小数点位置レジスタ14と、小数点位置レジスタ14に保持される小数点位置データに基づいて、算術論理演算ユニット13の出力に対して所定の丸め及び飽和処理を行う丸め/飽和処理器20とを有する。例文帳に追加
A processor has: an arithmetic and logic unit 13 performing at least one of the four arithmetic operations and a shift operation; a decimal point position register 14 holding decimal point position data of the fixed-point arithmetic; and a rounding/saturation processor 20 performing prescribed rounding and saturation processing to output of the arithmetic and logic unit 13 based on the decimal point position data held in the decimal point position register 14. - 特許庁
しかし、関流算術を学んだ久留米藩主・有馬頼ゆきは1769年に出版した著書『拾璣算法』において関流の秘伝を公開し、和算文化の向上に大きな貢献を果たした。例文帳に追加
Yoriyuki ARIMA, lord of the Kurume Domain who learned arithmetic of the Seki school, revealed the mathematical secrets taught in Seki school in his "Shuki Sanpo," published in 1769, and contributed greatly to the advancement of wasan culture.発音を聞く - Wikipedia日英京都関連文書対訳コーパス
モジュロ・モード命令に応答して、両方の選択制御信号がネゲートされ、各論理ブロックは、その命令によって実施される算術演算(和または差)の対応するビットを出力する。例文帳に追加
In response to a modulo mode instruction, both selection control signals are negated, each logical block outputs a bit to which calculation operation (sum or difference) executed by the instruction corresponds. - 特許庁
専用ALUは、レジスタ対に対して所定の算術機能を加え、それによって、これがなければ汎用8ビットALUに課せられることとなる計算処理を緩和する、16ビットALUである。例文帳に追加
The dedicated ALU is a sixteen-bit ALU which provides certain arithmetic functions for the register pair, thus alleviating the computational burdens that would otherwise be imposed on the general purpose eight-bit ALU. - 特許庁
サブ領域毎に特徴値のヒストグラムを高速に算出すると共に、サブ領域における特徴値のヒストグラムの算術演算値を複数のサブ領域に渡って総和した値を高速に算出する。例文帳に追加
To quickly calculate the histogram of a featured value for every sub-area, and to quickly calculate a value obtained by calculating the total sum of an arithmetic operation value of the histogram of the featured value in each sub-area across a plurality of sub-areas. - 特許庁
最終出力の前に冗長ディジタル算術加算器を備え、部分和の蓄積、複素乗算ベクトル蓄積および一般的な蓄積のための加算に対応する。例文帳に追加
Addition for storage of the partial sums, storage of complex multiplication vectors and general storage is dealt with by providing a redundant digital arithmetic adder before the last output. - 特許庁
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「算術和」の部分一致の例文検索結果
該当件数 : 12件
国際規格ISO13356:1997を満足し、121℃、0.20MPaの飽和水蒸気中で152時間の条件で行う加速劣化試験後の表面の算術平均粗さRaが0.02μm以下である生体用ジルコニアセラミックス。例文帳に追加
The zirconia ceramics for living organisms of ≤0.02 μm in the arithmetic average roughness Ra on the surface after an accelerated deterioration test carried out under conditions of 152 hours in saturated steam of 121°C and 0.20 MPa satisfying International Standard ISO 13356: 1997. - 特許庁
第1算術/積和演算ユニット43での演算結果に基づきIF分岐が発生したことを認識した場合に制御器234は、その後にプログラムメモリ1からフェッチされる命令、すなわち分岐先の命令をプログラム格納メモリ231に記憶させておく。例文帳に追加
When it is recognized that IF branch is generated based on an arithmetic result obtained by a first arithmetic/sum of products calculating unit 43, a controller 324 allows a program storage memory 231 to store an instruction to be fetched from a program memory 1 afterwards, that is, an instruction at the destination of branch. - 特許庁
C:0.01〜0.12%、Si≦0.50%、Mn:0.4〜2%、P≦0.05%、S≦0.008%、Al:0.002〜0.05%、N≦0.01%、Nb:0.003〜0.1%、残部はFeと不純物からなる化学組成で、〔C+(Mn/6)+(Cu/15)+(Ni/15)+(Cr/5)+(Mo/5)+(V/5)〕:0.32〜0.40%、板厚中心部において、フェライト組織分率≧80%、有効結晶粒径≦25μmで、しかも、板厚1/4位置における45゜方向の(321)面、(211)面及び(110)面のX線強度比の和と板厚中心部における45゜方向の(321)面、(211)面及び(110)面のX線強度比の和との算術平均値が3.3以下である高強度厚肉鋼板。例文帳に追加
Disclosed is a high-strength thick steel plate having a chemical composition comprising 0.01 to 0.12% C, ≤0.50% Si, 0.4 to 2% Mn, ≤0.05% P, ≤0.008% S, 0.002 to 0.05% Al, ≤0.01% - 特許庁
この信号に対して、特徴抽出部6で負方向のピーク点を検出し、そのピーク点の間隔及びピーク点の信号レベルから変調諸元推定部7において変調諸元を推定することにより、演算量の多い積和演算等を減らした、簡潔な算術演算による信号処理を実現する。例文帳に追加
A feature extraction part 6 detects peak points in a negative direction from the signal and a modulation specifications estimation part 7 estimates the modulation specifications from an interval of the peak points and a signal level of the peak points to thereby realize signal processing by a simple arithmetic operation reduced in a product-sum operation, etc., with a large amount of operations. - 特許庁
MACユニット(100)において、第1のバイナリ・オぺランドX(102)と第2のバイナリ・オぺランドY(104)との複数の部分積を発生するブース記録ロジック(120)と、低減した前記部分積を第3のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器(130)と、最後の和を発生する最後の加算器(140)と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路(150)とを備える。例文帳に追加
The MAC unit 100 has: booth record logic 120 for generating a plurality of partial products between a first binary operand X102 and a second binary operand Y104; a Wallace tree adder 130 for arithmetically combining the reduced partial products with a third operand to obtain the final partial product, a final adder 140 for generating a final sum and a saturation circuitry 150 for selectively rounding or saturating the final sum. - 特許庁
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