桁あふれの英語

複数のバタフライ演算部５ａ〜５ｎの少なくとも１つは、自身の桁あふれを検出する機能を有する。例文帳に追加

At least one of the plurality of butterfly computing parts 5a-5n includes a function for detecting own overflow. - 特許庁

シフト量制御部３は、複数のバタフライ演算部５ａ〜５ｎのいずれかで桁あふれが検出された場合に、ビットシフト量を調整する。例文帳に追加

The shift amount control part 3 regulates the bit shift amount, when detecting the overflow in any of the plurality of butterfly computing parts 5a-5n. - 特許庁

フラッグ生成回路がこれら複数の計算段の少なくとも一つに結合され、加算器に対する桁あふれフラッグを、加算器の和出力信号および一次桁上げ出力信号の生成と実質的に並列に生成する。例文帳に追加

A flag generation circuit is connected to at least one of the plurality of the calculation stages and generates an overflow flag to the adder practically parallelly to the generation of the sum output signals and primary carry output signals of the adder. - 特許庁

収入系データの桁数を明示したインタフェースの変換テーブルを使用することにより、新旧インタフェースの桁数を判断して処理することで、旧インタフェースのデータであっても新インタフェースのデータであっても汎用的に取り扱うことができるようにし、桁あふれが発生した場合のインタフェース変更に柔軟に対応できるようにする。例文帳に追加

By determining the digit numbers of new and old interfaces and performing processing by using a conversion table of the interface clearly indicating the digit number of income system data, data of the old interface and data of the new interface are both handled versatilely, and interface change is flexibly coped with when overflow occurs. - 特許庁

位相維持補正手段５ａは、バタフライ演算手段４ａからの演算結果に桁あふれが生じたことを検出した場合には、位相維持補正を行う。例文帳に追加

When it detects that there is an overflow in a calculation result from the butterfly calculating means 4a, the phase-conserving/correcting means 5a executes a phase conservation/correction. - 特許庁

また、２バイトの領域が各色毎に割り当てられて、１つのアキュムレータ１１ａの互いに異なる領域に格納されるので、乗算処理による桁あふれは発生せず、高精度で乗算処理を行うことができる。例文帳に追加

Further, since two-bite regions are each assigned for each color and stored in regions different from each other of the one accumulator 11a, overflow due to the multiplication processing does not occur, and the highly accurate multiplication processing can be performed. - 特許庁

従来のＳＩＭＤ型演算器では、演算の結果桁あふれが発生する場合や倍精度演算を行う場合は３サイクル以上の演算処理が必要であり、この処理回数の削減を目指す。例文帳に追加

To reduce the number of times of processing because a conventional SIMD type computing element requires arithmetic processing of more than three cycles when the digit overflow occurs as a result of operation or double accuracy operation is to be performed. - 特許庁

長所として、本発明は、桁あふれフラッグの生成と関連する計算遅延を、従来の加算器と比較して、トランジスタの点数あるいは回路面積の増加を要求することなく、大幅に低減する。例文帳に追加

As a merit, this invention substantially reduces calculation delay related to the generation of the overflow flag without requesting the increase of the number of transistors or a circuit area compared to a conventional adder. - 特許庁