全桁上げの英語

所定語長の数値（ＦＦ、Ｆ６、８Ｅ）を表すビット列を記憶手段に記憶し、桁上げ手段によりビット列を桁上げし、その桁上げにより予め決められたビットで埋められたビット列を、置換手段により桁上げ前のビット列の全部又は上位桁側の一部に置換する。例文帳に追加

A storage means stores bit strings denoting numerals (FF, F6, 8E), a carrying means carries up the bit strings and a replacement means replaces the bit strings filled, by predetermined bits according to the carrying up with all the bit strings before carrying up or parts of high-order bits of the bit strings. - 特許庁

前記全加算回路のそれぞれは、第１及び第２データ入力、データ出力、桁上げ入力、及び桁上げ出力を有する。例文帳に追加

Each full adder circuit has first and second data inputs, a data output, a carry input and a carry output. - 特許庁

桁上げ保存加算部１０１ｂは部分積と第１補正値の−１（全ビットが１の値）とを桁上げ保存加算し、Ａ×Ｂ−１に対応した中間和と中間桁上げとを出力する。例文帳に追加

A carry storage adding part 101b applies carry storage addition to a partial product and a first correction value being -1 (all bits being values of 1) to output an intermediate sum and an intermediate carry corresponding to A×B-1. - 特許庁

次の桁ブロックの全重量を吊り上げなくても先の桁ブロックに次の桁ブロックを接合できるようにし、先の橋桁ブロック上の次の桁ブロックを回動させる装置を簡易にして小さくし、橋桁の構築コストを低減する。例文帳に追加

To reduce the construction cost of a bridge girder by joining a following girder block to a preceding girder block without lifting the whole weight of the following girder block to simplify and diminish a device for turning the following girder block on the preceding bridge girder block. - 特許庁

全加算器に比べて桁上げ出力切換用のアンドゲート１０６が無い分だけ小さい回路で高速演算可能な桁上げ保存加算器ＣＳＡ１２０−１〜１２０−５から構成された整数加算用のＣＳＡツリーを改良する。例文帳に追加

An integer-adding CSA tree, which is composed of carry storage adders CSA 120-1 to 120-5 which can carry out high-speed computation with a smaller circuit, which lacks an AND gate 106 for switching carry output, compared with a full adder. - 特許庁

また、桁切断部分１２の切断面は、従来のように垂直にせず逆ハの字状の傾斜角にすることによって吊り上げ撤去作業の効率を上げ、吊金具が万一機能しない場合の安全装置としての役割を提供する。例文帳に追加

The cut part 12 is cut into a vertical section as in the past but a section with an reversed V-shaped inclination, whereby the efficiency of lifting and removing work is enhanced, and the role as a safety device is provided in a case where a suspending metal fitting is nonfunctional. - 特許庁

前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。例文帳に追加

The method includes the step of setting the first input of each full adder circuit to the same fixed value, the step of connecting each respective input bit of the set number of input bits to the second input of a respective one of the full adder circuits, and the step of using the output of the carry chain of the array of the full adder circuits as the result of the logic function. - 特許庁