入力プリミティブの英語

セットアップ処理部１４は、プリミティブ入力部１２から与えられる描画プリミティブのストリームをデジタル微分解析器（ＤＤＡ）により処理するために各種パラメータのセットアップを行う。例文帳に追加

A setup processing part 14 performs setup of various parameters to process a stream of the drawing primitive given from a primitive input part 12 by a digital differential analyzer (DDA). - 特許庁

回路図エディタで各々のプリミティブセル１に座標データ、配置順序、およびミラー情報からなる下位レイアウト情報を入力する。例文帳に追加

Low order layout information constituted of coordinate data, layout order and mirror information is inputted to each primitive cell 1 by a circuit graphic editor. - 特許庁

複数種類及び複数個数のプリミティブセル１により機能ブロックを構成するセルベース半導体集積回路において、周期的に変化する信号が入力される特定の前記プリミティブセル１内部の電源配線４とグランド配線５との間にバイパスコンデンサ３を接続する。例文帳に追加

In a cell base semiconductor integrated circuit for composing a functional block by a plurality of types of and a plurality of primitive cells 1, a bypass capacitor 3 is connected between power supply wiring 4 in the specific primitive cell 1 where a signal that periodically changes is inputted and ground wiring 5. - 特許庁

パーティション要求入力部１１１１に入力されたパーティション要求は、要求分解部１１２１によりプリミティブリソースに分解される。例文帳に追加

The partition request inputted to a partition request input section 1111 is decomposed to primitive resources by a request decomposition section 1121. - 特許庁

プリミティブセル１０において、プローブパッド１２，１４を入力端子６および出力端子８の上方に設け、それぞれビアメタル１６，１８により入力端子６および出力端子８に接続する。例文帳に追加

In the primitive cell 10, probe pads 12 and 14 are provided above an input terminal 6 and an output terminal 8, respectively, and connected to the terminals 6 and 8 through via metals 16 and 18. - 特許庁

そして、このバイパスコンデンサ３を前記プリミティブセル１を構成する複数のゲート回路２のうちの前記周期的な信号が入力されるゲート回路２に隣接して配置する。例文帳に追加

Then, the bypass capacitor 3 is arranged adjacent to a gate circuit 2, where a periodical signal from among a plurality of gate circuits 2 for composing the primitive cells 1 is inputted. - 特許庁

オブジェクト入力部１０、プリミティブ生成部２２、ラスタ部２６、ピクセル化部２８、分配部３０、およびシェーダ４０の各演算処理部は、パイプラインステージを構成する。例文帳に追加

Respective operation processing parts of an object input part 10, a primitive generation part 22, a raster part 26, a pixel formation part 28, a distribution part 30, and a shader 40 constitute pipeline stages. - 特許庁