トランジスタ抵抗論理の英語

ＡＮＤ論理ゲートＧ１〜Ｇ４などで構成するトランジスタ制御回路は、これらトランジスタＴ２Ａ１〜Ｔ２Ａ４のゲートに与える信号を個別に制御することで、前記電流出力オフの際に、これら複数トランジスタＴ２Ａ１〜Ｔ２Ａ４の内でオンにするトランジスタを可変し、最適なオン抵抗が設定される。例文帳に追加

A TR control circuit, consisting of AND logic gates G1-G4 or the like individually, controls a signal given to the gates of the TRs T2A1 to T2A4 to select a TR to become conductive among a plurality of the TRs T2A1 to T2A4 in the case of a current output off state, thereby setting an optimum on-resistance. - 特許庁

多入力論理ゲート回路を構成するＭＯＳトランジスタであって、各入力端子に接続されるＭＯＳトランジスタ単体の拡散層容量と出力抵抗で決まる時定数による遅延を、可変遅延時間の最小単位として用いる。例文帳に追加

A delay determined by a time constant depending on an output resistance and a diffusion layer capacitance of a MOS transistor(TR) single body connected to each input terminal and being a component of the multi-input logic gate circuit is used for a minimum unit of the variable delay time. - 特許庁

エミッタ結合型論理回路１１８は、エミッタ結合された一対のバイポーラトランジスタ１０６及び１０７により構成されたカレントスイッチと、カレントスイッチと直列接続する定電流源用ｎ型ＭＯＳトランジスタ１１０と、バイポーラトランジスタ１０６、１０７のそれぞれと直列接続され出力電圧を取り出すための抵抗手段１０８及び１０９とを含む。例文帳に追加

The emitter-coupled logic circuit 118 includes a current switch which is composed of an emitter-coupled pair of bipolar transistors 106 and 107, the n-type MOS transistor 110 for a current generator which is connected in series with the current switch and resistor means 108 and 109 which are respectively connected in series with the bipolar transistor 106 and 107 for taking out an output voltage. - 特許庁

アナログ入力電圧を閾値と比較して論理パルスを発生するパルス発生装置において、抵抗分割により閾値を生成したり、電圧比較のためにトランジスタ差動対を用いると消費電流が大きくなる。例文帳に追加

To solve the problem of a conventional pulse generator for comparing an analog input voltage with a threshold value to generate a logic pulse that causes an increased consumed current in the case of producing the threshold value through resistance division and using a transistor differential pair for voltage comparison. - 特許庁

論理部Ａ２およびＩ／Ｏ部Ａ３では、ＭＩＳトランジスタの拡散領域１２ｂ上の高誘電率絶縁膜７を除去して、その表面に低抵抗のシリサイド層１４を形成する。例文帳に追加

At a logic part A2 and an I/O part A3, a high dielectric-constant film 7 on a diffusion area 12b of the MIS transistor is removed and a silicide layer 14 with low resistance is formed on its surface. - 特許庁

一方、検出対象線８０が断線している場合には、ＡＮＤ回路７０へ入力する抵抗分圧は、プルダウン抵抗用ＮＭＯＳトランジスタ６０にのみ依存することとなり、抵抗分圧がＡＮＤ回路７０での論理閾値よりも低いので、ＡＮＤ回路７０から出力される結線状態信号はＬＯＷレベルとなる。例文帳に追加

When the wire 80 to be detected is disconnected, the divided resistance voltage to be inputted in the AND circuit 70 is only dependent on an NMOS transistor 60 for a pull-down resistor, and since the divided resistance voltage is lower than the logical threshold at the AND circuit 70, the connection condition signal to be outputted from the AND circuit 70 is on the LOW level. - 特許庁

制御回路は、複数の第１のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを第１の参照セルとして第１のセルアレイから選定する。例文帳に追加

A controlling circuit selects a first memory cell in which a reading current flowing after a selection transistor is turned on becomes a maximum value as a first reference cell from a first cell array under a state that the same first logic causing a resistance value to increase is stored in all of a plurality of first memory cells. - 特許庁

３差動バッファは、３個のトランジスタのエミッタが共通の電流源に接続されるため、夫々のコレクタに接続された抵抗Ｒ１０〜Ｒ１２の電圧降下の和が一定値となり、３値３差動論理信号の３本の信号に共通して現れるコモンモード電圧がキャンセルされる。例文帳に追加

Since the emitters of three transistors are connected with the common current source in the three differential buffers, sum of voltage drops of the resistors R10-R12 connected with respective collectors becomes constant, and common mode voltages appearing commonly on three signals constituting the three-valued three differential logic signals are canceled. - 特許庁