データパス回路の英語

光回線終端装置は、ＤＣ電流負荷、パワー測定回路、上流データパス回路および電流ミラー回路を備える。例文帳に追加

An optical line termination device comprises a DC current load, power measurement circuitry, upstream data path circuitry and current mirror circuitry. - 特許庁

１６段のデータパスに配置される積算回路１０１〜１０５、記憶回路１１１〜１１５、第１選択回路１３１〜１３５、加算回路１２１〜１２５及び第２選択回路１４１〜１４５は、それぞれのデータパス上において相関処理を行う演算回路を構成している。例文帳に追加

Integration circuits 101 to 105, storage circuits 111 to 115, first selection circuits 131 to 135, adder circuits 121 to 125, and second selection circuits 141 to 145 placed on 16-stages of data paths configure arithmetic circuits for carrying out correlation processing on the respective data paths. - 特許庁

組み合わせ回路を含む順序回路は、クロック周期を超える遅延値を有するデータパスの動作開始を検出する検出回路（ＦＦ＿ＬとＸＮＯＲ）と、検出回路がそのデータパスの動作開始を検出した時のクロック周期のみを当該データパスのタイミングを満たすようなクロック周期へ変更する変更回路（ＧＣＢ）とを備える。例文帳に追加

A sequential circuit including a combination circuit has a detection circuit (FF_L and XNOR) which detects operation start of a data path having a delay value exceeding a clock term; and a change circuit (GCB) which changes only the clock term at a time when the detection circuit detects the operation start of the data path, into such a clock term as satisfying timing of the relevant data path. - 特許庁

1)DVDAは、半導体集積回路の中から抽出された１つのデータパス回路における遅延差係数を決定するためのみに使用される。例文帳に追加

(1) DVDA is used only for determining a delay difference coefficient in one data path circuit extracted from the semiconductor integrated circuit. - 特許庁

そして、半導体集積回路の残りのデータパス回路（クロックパス回路も含む）について、遅延差係数を用いたAPSNを考慮した遅延計算が行われ、その時に、遅延差係数が複数のデータパス回路に共通に用いられる。例文帳に追加

Then, the delay computation in consideration of the ASPN using the delay difference coefficient is performed about the remaining data path circuits (also including a clock path circuit) of the semiconductor integrated circuit, and at that time, the delay difference coefficient is commonly used for the plurality of data path circuits. - 特許庁

第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。例文帳に追加

A second circuit group includes a plurality of scan flip-flops (F11, F13 and F15) belonging to a second clock domain, and includes a second data path (101) which affects the first data path (102) with crosstalk. - 特許庁

前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する。例文帳に追加

Delay values of the respective data paths are adjusted to the phase difference by adjusting a first variable delay circuit based on the comparison result for every data path, and its counter value is kept. - 特許庁

データパス等における遅延時間の制約を緩和し、処理時間の短縮が可能なハードマクロを有する半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit with a hard macro for relaxing the constraint of a lag time for a data path and shortening a processing time. - 特許庁