Verilog

便利なモニタ用のモジュールを作成中。今回はシンプルな2つのデータを常時監視するモニタを作成しました。 このモニタは、bindでdutの内部にインスタンス化することを想定しています。内部信号をモニタに接続して、CSVファイルに格納します。 CSVファイルに格納する意図は、波形を目視して確認しないため。 リファレンスモデル側でも同じようにファイル出力ができれば、diffで差分比較ができます。 // monitor.v module monitor#( parameter p_width_data1 =4, parameter p_width_data2 =8, parameter p_dly_cy…

他の記事はこちらから aki-fpga.com aki-fpga.com 前回の続きから、シミュレーション環境構築になります。

はじめに FPGAの設計に使うハードウェア記述言語としてVHDLとverilogがありますが、私は昔からVHDLで設計していたので、verilogをVHDLに変換したいということがときどきあります。また逆の人も多いのではないでしょうか。 巷にはフリーの変換ツールもあり、試したこともありますが、ないよりましという程度でいろいろ修正が必要でした。そこで、ChatGPTにやってもらったらどうかというところで試してみました。 ちなみに、はじめGPT-3.5を使いましたが、正直いまいちでした。GPT-4のほうが、変換精度が高く、こちらのほうが実用的です。コストの問題はありますが、下手な労力かけるよりはG…

ども。AUDIYです。（雑） 先日、FPGAでの信号処理実装で必要になったので積分器と微分器をVerilogでコーディングしたのですが、これが色々とハマって奥が深かったので共有しておこうと思います。 足し続ければイイんでしょ？引き続ければイイんでしょ？ 本題に入る前に、まずはコンピュータを用いた積分・微分（数値積分、数値微分）と解析学における積分・微分の違いを明確にしておく必要があります。 www-np.acs.i.kyoto-u.ac.jp 基本的には関数のx軸を一定区間ごとに区切り、区間ごとに出した長方形や台形の面積を足し合わせることで実現しています。 コンピュータで面積を出す場合など精度…

追記2:8/7にソースコードのミスを修正いたしました。 追記:7/31にソースコードのミスを修正いたしました。 こんにちは！今日はデジタル回路の話題で更新します！今回は！ついに！CPUの実装を行っていきます！ このコンピュータ自作プロジェクトの中でも非常に大きな制御回路になります。そう、いわば、"頂き"みたいな(｀-ω-´)ｷﾘｯ✧ かなり大きな回路ブロックなだけあり、いつものように回路図を作るのがかなり面倒です。ｵｲｯ!!( ´Д｀)っ))Дﾟ)・∵. なので、参考になりそうな画像を引用させて頂きました。 CPUの実装参考元:architecture - What should happen…

こんにちは！今日はデジタル回路の話題で更新します。今回は番外編ということで、CPUの出力などに使用する予定の7segLEDデコーダを設計していきます。 デコーダとは、入力信号からデータを複合して例えば人がわかるような出力に変換するような回路のことを指します。この7segLEDデコーダは、渡された入力を7セグメントLEDへ出力する機能を持ちます。 7セグメントLED見ての通り、7セグメントLEDは数値を表示するための表示器です。これを繋ぐことで計算結果を表示することができます。このディスプレイは数値を表すための7つ(+右下のドットを表す1つ)のLEDでできています。これらの接続は、私の使用してい…

こんにちは！今日はデジタル回路の話題で更新します。今回は、ようやくALU(演算装置)の検証を行います。 ALUはCPUが様々な演算を行う要のデジタル回路です。 過去記事からのつながり 確か、設計自体は20日以上前にしたはずです。in-reality.hatenablog.com なんか次回には検証するとか言ってますね🙄 もうずいぶんと期間が開いてしまいましたが、案外検証までに手順があったためです。(サボってた方が多いよーな(;'∀'))前回テストベンチで検証した際には結構あっさりと実行していましたが、実は テストベンチを書く ALUの理論値を取得する という二つの作業が必要でした。そこで、前回…

risc v rv32iのverilog HDLのコードを書いた。 検証はこれから

はじめに BinaryBrain の最初のコミット日を調べてみると 2018年8月1日でした。 github.com LUT-Network という名前のネットワークとその学習環境である BinaryBrain の開発を始めてから 6 年以上が経ったことになります。 世の中の AI が LLMなどで盛り上がるなか、作った本人もなかなか置いてけぼり感を感じながら時間だけ過ぎ去っていった感じはあったのですが、最近になって CQ出版様の Interface誌付録の別冊付録 FPGAマガジン No.3や、別冊付録GOWIN Vol.4 に記事にさせて頂いたりしたこともあり、少し引き合いを頂いたりもして…

前回はこちら： msyksphinz.hatenablog.com UVMのさらなるテストベンチを試行するために、以下のウェブサイトのサンプルを試してみることにした。 www.chipverify.com このページでは、別ページで作ったSystemVerilogのレジスタコントローラ（レジスタファイルみたいなもの）を検証するためのUVM環境を作り上げていくものになっている。 www.chipverify.com これでエラーが出てしまいデバッグに困っているのだけれども、とりあえずuvm_config_dbの挙動が良く分からな過ぎる。 UVM_INFO /tools/Xilinx/Vivado…

久々にVerilogで遊ぼうと思ったらまともに動かなくなっていたのでなんとかしてきました。 前回記事から一気に話題が変わりすぎです。なんだこのブログ。

もう何回目になるのかわからないが、そろそろUVMを覚えなければならないのでVivado Simulatorを使ってUVMに入門してみよう。 今回はVivado 2023.2を使っている。 参考にしているのは例によって以下のウェブサイトだ： sites.google.com 前回のコードをVivadoで動かすためには、UVM 1.2で動かす必要があり、そのためには多少の改造が必要だ。 virtual class sample_base_seq extends uvm_sequence #(sample_seq_item); function new(string name="sample_bas…

いまさらながら、Verilator 5のtest benchのタイミング制御機能のサポートを試したいと思い、テストを開始している。 $ verilator --version Verilator 5.020 2024-01-01 rev v5.020 verilator5_test.sv module tb; initial begin $display ("%t test start", $time); #10; $display ("%t test stop", $time); $finish; end endmodule // tb $ verilator --binary -top t…

最近浮動小数点数演算器を作っているので、作るときのポイントを忘れないようにメモしておきたいと思います。 以下の全4回で書いていく予定です。 最近接丸めの浮動小数点数加算器の作り方（今回） 最近接丸めの浮動小数点数乗算器の作り方 RISC-Vの規格に従った（つまり、IEEE754規格にも従った）浮動小数点数積和演算器の作り方 RISC-Vの規格に従った浮動小数点数除算・平方根両対応演算器の作り方 コード 以下の74行のVerilog HDLコードで、x86の行う最近接丸めの浮動小数点数加算と同じ結果が得られるはずです。 メモ：これを書いたのは2022/10/06で、3cycleパイプライン化した…

NaxRiscvのRAS(Return Address Stack)に関連するソースコードを読んでいきたいと思う。 基本的にはSpinal-HDLのブロックを引っ張り出してVerilogのモジュールでまとめ上げて、わかりにくい展開されたような論理をまとめていったうえで中身を解析する。 まずはRASのメモリの部分から。RASのスタックメモリは以下のように定義されている。 (* ram_style = "distributed" *) reg [39:0] DecoderPredictionPlugin_logic_ras_mem_stack [0:15]; 書き込みと読み込みの論理は単純だが、投…

NaxRiscvのGShareに関連するソースコードを読んでいきたいと思う。 基本的にはSpinal-HDLのブロックを引っ張り出してVerilogのモジュールでまとめ上げて、わかりにくい展開されたような論理をまとめていったうえで中身を解析する。 まず、GShareのためのメモリとしては8-bit x 4096エントリのものが用意されている。8-bitというのは、フェッチが64ビットでその中に16-bit命令が4つ入れられるため、2-bit counter x 4という構成になってるのだともう。 logic [ 7: 0] mem_counter [0:4095]; まずはGshareの読み込…

NaxRiscvの実装を解析しながら、SystemVerilog化することで理解を深めていこうと思う。 FetchCachePluginには、どのWayを置き換えるのかを計算するPLRUのコードが示されている。 いろいろ解析するとこれはTree PLRUを実装しているコードのようだ。しかしSpinal HDLのコードが意味不明すぎて良く理解できていない。 en.wikipedia.org EvictionとUpdateのロジックに分かれていて、最初はUpdateの論理でPLRUのポインタを更新するのかと思ったら違うらしい。 なんか良く分からないのでChatGPTに実装をVerilog-HDLに…

はじめに FPGAなどでデータ処理をする場合、その並列性を活かして高性能な処理をするという事はしばし求められることです。 その際にしばし使われるデータ並列とパイプライン並列を整理しておきたいと思います。 データ並列と言うと、AVX-2 のような SIMD(Single Instruction Multiple Data) や GPGPU のような SIMT(Single Instruction Multiple Threads) などでお馴染みかと思います。 一方でパイプライン並列は Verilog など RTL言語で FPGA等を開発する方々と違い、C言語などでプログラミングする方々にはあま…

NVIDIAの半導体設計における生成AIの活用事例の記事をメモ。 NVIDIAはAI用のパーツを提供する企業であるが、AIの可能性を最大限に引き出す企業の未来像を提示していると思う。 特に、LLM（大規模言語モデル）をコーディングプロセスに導入し、設計効率を30％も向上させた点は、生成AIの実務的な有用性を示す強力な証拠と考える。 私たちが取り組むべき生成AIの活用も、まさにこうした実践的な応用が鍵となる。 NVIDIAの事例は、AI技術をエンドツーエンドの設計プロセスに統合することで、製品リリースサイクルやエネルギー効率の改善をもたらすという、極めて有益な示唆を提供している。 NVIDIAが…