Verilator

GitHub Actionsの使い方がだんだんわかってきた。いろんなサンプルプログラムを見ながらVerilatorを使ったリグレッション環境を作ろうとしている。 色々試した結果、私の自作CPUのデザインではかなり規模の問題で厳しいことが分かってきた。 最初はこんな感じでビルド環境を作っていた。 - name: RV64 Tiny Build run: make -C verilator_sim/ rv64_tiny - name: RV64 Small Build run: make -C verilator_sim/ rv64_small - name: RV64 Standard Buil…

Verilatorを使った自作CPUのリグレッションテスト用に、Dockerを使った仮想環境を作っておきたい。Windowsを使っているので、WSL2のDockerを使って構築することにした。 ここを参考にしてインストールした。WindowsならばWindowsバイナリをダウンロードしたら自動的にWSL2を検出してくれるらしい。便利だ。 kahoo.blog 一応インストールできたので確認してみる。WSL2上でdockerを実行してみた。 $ docker --version Docker version 20.10.8, build 3967b7d ここから先はRISC-V+Chiselの本…

最終更新： 2021-05-03 Verilator は サイクルベース方式で高速な無償の Verilog HDL シミュレータです。本記事では、WSL 上 Ubuntu-20.04 の標準パッケージだけを使用して、GUI でシミュレーション波形を観測する手順を紹介します。Ubuntu-20.04 標準パッケージ版 V4.0 と最新版 の Verilator V4.2 との差異も解説します。 Verilator は RISC-V の開発に使用され、SiFive 社より既に製品が発売されています。しかし、Verilator は未だ開発途上のソフトウェアな為、バージョンによっては機能に制限が生じま…

はじめに 前回に続くネタです。これ自体は特に Verilator に依存しているわけではなく汎用のC++ライブラリとして記述してるのでいろいろできると思うのですが、ひとまずは Verilator と C++ モデルを接続動作させるのに使っています。 何を作っているのか 作っているもの自体はこちらになります。 要はVerilatorにC++で書いたモデルを接続できる程度のイベントキューを自作してみようという試みです。 実際シミュレーターには詳しくないのでこれであっているのかわかりませんが今のところうまく動いています。 (本物のシミュレーターであれば信号変化に紐づけた追跡もしないとモジュール相互で…

はじめに どうも界隈でVerilatorなるものを耳にするようになったので少し試してみました。 結論から言うと、いろいろ制約はあるものの シミュレーション速度が爆速である テストベンチをC++で書くので OpenCV などが使いやすい の２点から、シミュレーションに時間のかかる画像処理やビデオ信号処理には非常に適していそうです。 インストール 当方は Ubuntu をメインにしています(VMware や WSL2 で利用)。 最新版であるバージョンを試しましたので apt install は使わずに自分でコンパイルしました。 基本的にはここを参考にインストールですが、私はひとまずローカルにイン…

最終更新： 2021-05-16 ARM 社の「DesingStart プログラム」としてクリック スルー ライセンス可能な、ARM Cortex-M0 CPU コア単体の Obfuscated (難読化) HDL を、無償な Verilog シミュレータ Icarus Verilog や Verilator で動かす手順を紹介します。 Windows 10 上 WSL の Ubuntu-20.04 で提供される標準パッケージを使用することで、C コンパイラを使った ROM コードの作成と、Verilog HDL シミュレーションとが無償で実行可能です。CPU の動作を理解する為に必要なレジス…

最終更新: 2021-05-02 Verilator は、Verilog HDL をサイクルベース方式で論理シミュレーションする無償の設計ツールです。近年、RISC-V アーキテクチャ「Rocket」チップの設計で使用され注目を集めました。一般的なイベント ドリブン方式と比べ非常に高速ですが、特有の制約事項もあります。 本記事では、従来の Verilog HDL 使用者が出来るだけ違和感無く移行出来る様、Verilog と C++ 記述のテストベンチの具体例を WSL の Ubuntu-20.04 上で実行して解説し、結果をイベント ドリブン方式の無償な論理シミュレータ Icarus Veri…

いまさらながら、Verilator 5のtest benchのタイミング制御機能のサポートを試したいと思い、テストを開始している。 $ verilator --version Verilator 5.020 2024-01-01 rev v5.020 verilator5_test.sv module tb; initial begin $display ("%t test start", $time); #10; $display ("%t test stop", $time); $finish; end endmodule // tb $ verilator --binary -top t…

PcPluginの実装の解析 github.com とりあえずまずはChatGPTにこのソースコードを解説してもらおうと思う。 - ジャンプロジックの設定: ジャンプロジックでは、登録されたジャンプ要求を優先度に応じてソートし、優先度が高いものから順に評価します。 ジャンプ命令が有効であれば、それに応じてプログラムカウンタが更新されます。これは、異なるジャンプグループを適切に扱うことで複数のジャンプ要求をまとめて処理します。 - プログラムカウンタの初期化とインクリメントロジック: 初期化ロジックでは、システムが完全に起動するまでのサイクル数を計算し、その間はプログラムカウンタの更新を遅延させ…

NaxRiscvのドキュメントを、改めて位置から読んでみることにしたいと思う。 spinalhdl.github.io イントロダクション NaxRiscv NaxRiscv は現在、以下の特徴を持つコアである。 レジスタ・リネーミング付きアウト・オブ・オーダ実行 スーパースカラ(例:2デコード、3実行ユニット、2リタイア) (RV32/RV64) IMAFDCSU(Linux / Buildroot / Debian ポータブルHDLだが、分散RAM付きのターゲットFPGA(これまで使用された参照はXilinxシリーズ7) (比較的) 低い面積使用率と高い fmax をターゲットとする (最…

概要 世は大マルチコア時代、身近なコンピュータシステムの多くがマルチコアのCPUを搭載しています。 本記事では、WSL2上でLinuxの動くマルチコアRISC-V SoCをシミュレートし、その動作を観察します。 作業 今回はLinux on LiteX-VexRiscvを使います。 まずはこれを使うにあたって必要な準備をします。 基本的に、READMEの内容に従います。 LiteXなどのインストール Linux on LiteX-VexRiscvはLiteXのインフラを用います。 そのため、LiteXおよびその周辺環境をインストールする必要があります。 LiteXのREADMEや過去の記事を参…

msyksphinz.hatenablog.com msyksphinz.hatenablog.com msyksphinz.hatenablog.com NaxRiscvのデザインをシミュレーションし、FST波形を出力してみようと思う。 $ sbt "runMain naxriscv.Gen64" $ cd $NAXRISCV/src/test/cpp/naxriscv $ make compile TRACE=yes シミュレーションで波形を生成するためのコマンドは以下だ： $ ./obj_dir/VNaxRiscv --trace --trace-ref --name coremark …

NaxRiscvはオープンソースのアウトオブオーダCPUコアだ。 非常に参考になるデザインだと思うのだが、SpinalHDLというScalaをベースとした謎の言語で書かれている。 spinalhdl.github.io レジスタ・リネームによるアウトオブオーダー実行 スーパースカラ（例：2デコード、3実行ユニット、2リタイア） (RV32/RV64)IMAFDCSU (Linux / Buildroot / Debian) ポータブルHDLだが、分散RAMを持つFPGAをターゲットとする（Xilinx series 7がこれまで使用されたリファレンスである） (比較的)低い面積使用と高いfma…

X-HEEPというRISC-VをベースとしたSoCプラットフォームを教えてもらった。 x-heep.readthedocs.io SystemVerilogで記述されたRISC-Vマイクロコントローラを使ってカスタマイズ可能なSoCを構成することができる。 CPU・一般的なペリフェラル・メモリなどをカスタマイズしてMCUを構成することができる。 さらに、HALドライバやSDKを含むFWスタック全体を起動できるIPを構築できる。 シミュレーション環境としては、Verilator、QuestaSimなどによるシミュレーションをサポートしている。 さらに、gcc/clang、SEGGER Embed…

もう周回遅れもいいところだが、デスクトップ版ならフリーで使えるというRTLシミュレータDSimに入門してみる。 Verilatorは今のところ非常に便利に使っているが、DSimも使い物になるようなら、こちらに本格的に移行することも考えてみたい。 基本的には以下のチュートリアルに従っていけばいいのかな？ help.metrics.ca ローカルバージョンのインストールは、VSCodeを通じて行うらしい。 ここでDSimのページに飛んで、アカウントが無ければ作成する。 しかし、ここでアカウントを作成しようとすると、ページのレスポンスが無くなり全く反応が無くなり、それ以降ログインページも開けなくなっ…

概要 FPGAに搭載する論理のシミュレーションは、その動作の正しさを検証するために重要な工程です。 今回は高速なVerilogシミュレータであるVerilatorの最新安定版をビルドします。 作業 Verilatorのマニュアルに従って、Verilatorを自前でビルドします。 今回は "Git Quick Install" をもとに作業します。 初めに依存パッケージをインストールします。 一覧にあるものをすべて書くとzlibcがないといわれます。 そこで、zlibcを除外してコマンドを実行します。 sudo apt install -y git help2man perl python3 m…

VexRiscvの生成環境の構築 VexRiscvコアの作成 SoCの作成 Verilatorによるsimulation SIM TOP階層(C++階層)の作成 class BrieyWorkspace RAMデータ(命令コード)の読み込み makefileの代わりにsim実行スクリプトを作成します JTAGデバッグ OpenOCDの準備 OpenOCDの実行 GDBの実行 VS codeからGDBの実行 参考にしたサイト VexRiscvにはOpenOCDを用いて、RTL simulationでJTAGデバッグが比較的簡単に行う仕組みが用意されています。 その利用方法をここにとどめておきます…

ZDNET（なつかし）の記事より。不勉強にしてOINなって団体を知りませんでした（恥ずかし：）が、大半のLinux関連（非常に広い定義）企業が加入している、らしい： japan.zdnet.com 以下はNotebookLMさんによる要約： 概要ZDNet Japanの記事は、オープンソース特許コンソーシアム（OIN）が、Linuxシステム定義を改訂し、クラウドネイティブコンピューティング、エンタープライズソフトウェア、IoT、ネットワーキング、自動車技術分野のオープンソースプロジェクトの保護を拡大したことを報じています。 OINは、3,900人を超えるメンバーから提供された300万件以上の特…

なにが起きたのか 下記のようなシーンで何やら Verilator が Operator NOT expects 5 bits on the LHS, but LHS's VARREF 'b' generates 4 bits. というワーニングを出してきた。 logic [3:0] a; logic [3:0] b; logic [4:0] c; assign c = a + ~b; 4bit同士の加算を5bit に入れるので何の問題も無かろうと思っていたら、問題ありありだったという話です。 どういうことか 下記のようなコードだと少しわかりやすいかと思います。 logic [3:0] a = …