vivado cordic

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mob64ca13f96cda 2024-11-20 12:32:37

文章标签 vivado cordic 输入输出数据 sed 文章分类 物联网

赛灵思官方提供了cordic(coordinate rotational digital computer) ip核实现直角坐标极坐标变化，三角函数的操作。我介绍下它进行反正切求解的使用：

新建个简单工程：bd如下

vivado cordic_sed

进行ip设置，选择运算位反正切后，ip端口回自动变为上图，再引出2个总线和时钟，xilinx的ip核不少是基于AXI4-Stream总线，这里使用并不复杂，默认只有2个信号，一个数据线tdata，一个握手信号tvalid，tvalid拉高时数据信号有效。

vivado cordic_vivado cordic_02

确定了输入输出位宽后，系统会自动求解出需要的延时latency。这里说一句，AXI-Stream总线收发基于byte的，无论输入什么位宽最后都是8的整数倍。所以需要参照UG，放置好有效输入位和分解输出位。

vivado cordic_输入输出_03

vivado cordic_数据_04

如果输入输出位宽恰好不是8的倍数，那么tdata位宽是大于设定的值的。所以需要上图提到进行填充(PAD)，比如我输入20位，x和y加起来40位，那么输入S_AXIS的位宽是48，我要在0-19放x，20-23放填充数据(随意，我用0)，24-43放y，44-47放填充数据。必须保证0-19和24-25分别是我的x和y。

vivado cordic_数据_05

※Q格式：小数点位于第 n 位元之右侧，称为Qn 格式。

这里关于二进制小数表示，可以看下这个。整数的每一位权重是2^(n-1) 111就是2^2+2^1+2^0=7，小数部分的权重是2^(-n) 0.111就是2^(-1)+2^(-2)+2^(-3)=0.875

从0Qn改为1Qn为了满足，如果是绝对值小于1的数只要在符号位后重复符号位就可以了，1 010改为11 010，这样就可以正常输入到cordic中了。

`timescale 1 ns / 1 ps
module cordic_tb_top;
  
  reg aclk;
  wire [31:0]M_AXIS_DOUT_0_tdata;
  wire M_AXIS_DOUT_0_tvalid;
  reg [47:0]S_AXIS_CARTESIAN_0_tdata;
  reg S_AXIS_CARTESIAN_0_tvalid;
  integer handle;
  
  
  initial begin
    aclk=0;
    S_AXIS_CARTESIAN_0_tvalid=1'b0;
    S_AXIS_CARTESIAN_0_tdata='b0;
    
  end
  
  initial handle = $fopen("D:/FPGAcode/_file/cordic.txt");//打开文件
  
  always #10 aclk=~aclk;
  
  localparam PAD=(48-20*2)/2;
  always@(posedge aclk) begin
    S_AXIS_CARTESIAN_0_tvalid<=1'b1;
    S_AXIS_CARTESIAN_0_tdata<={{PAD{1'b0}},{3'b000,17'b0},{PAD{1'b0}},{3'b111,17'b0}};
  end

  always@(posedge aclk) begin
    if(M_AXIS_DOUT_0_tvalid)
        $fdisplay(handle,"%b",M_AXIS_DOUT_0_tdata);//写数据
  end
  
  design_1_wrapper design_1_i
         (.M_AXIS_DOUT_0_tdata(M_AXIS_DOUT_0_tdata),
          .M_AXIS_DOUT_0_tvalid(M_AXIS_DOUT_0_tvalid),
          .S_AXIS_CARTESIAN_0_tdata(S_AXIS_CARTESIAN_0_tdata),
          .S_AXIS_CARTESIAN_0_tvalid(S_AXIS_CARTESIAN_0_tvalid),
          .aclk_0(aclk));
  
  
endmodule

给个简单的testbench

vivado cordic_sed_06