- 开发流程（以二选一选择器为例）
1.设计定义：设计一个可以从两个输入端中选择其中一个并输出的逻辑电路
2.设计输入
2.1.逻辑抽象：三个输入端，一个用来选择，记sel，另两个被选择，记a，b，加上一个输出端y。
2.2.画真值表
2.3卡诺图化简
2.4 逻辑表达式
y=(~sel)*a+sel*a
或者y=if(sel==1)?a:b
2.5在Vivado创建design sources 源文件并写入代码
保存，然后在RTL analysis中查看用逻辑符号表示的示意图
设计输入完毕！
3.综合（synthsize）
3.1 run synthesis
3.2查看用fpga底层器件画的综合后的示意图
综合完毕！把逻辑符号等较低层较细化的零件综合成输出，输出。
4.功能仿真验证（function simulation）
4.1创建一个simulational sources源文件并写入代码，保存。create simulation sources
1 `timescale 1ns/1ns //标点不能丢（注意是1左边的点，不是引号键）， 单位/精度
2
3 module mux2_tb();
4
//定义变量的数据类型，必须放在module里面，reg和wire的区别在后面
5 reg s_a;
6 reg s_b;
7 reg s_sel;
8 wire s_y;
9 // 模型 新名字 （给引脚起新名字，...用来仿真验证）
10 mux2 mux2_sim(
11 .a(s_a), //a是端口，s_a是驱动，下面同理
12 .b(s_b),
13 .sel(s_sel),
14 .y(s_y)
15 );
//初始化，给输入端赋值，依次变化，时许仿真，注意#加数字表示停顿多久，单位在第一行就定义了
16 initial begin
17 s_a=0; s_b=0; s_sel=0;
18 #100;
19 s_a=0; s_b=1; s_sel=0;
20 #100;
21 s_a=1; s_b=0; s_sel=0;
22 #100;
23 s_a=1; s_b=1; s_sel=0;
24 #100;
25 s_a=0; s_b=0; s_sel=1;
26 #100;
27 s_a=0; s_b=1; s_sel=1;
28 #100;
29 s_a=1; s_b=0; s_sel=1;
30 #100;
31 s_a=1; s_b=1; s_sel=1;
32 #100;
33 $stop;//停止仿真
34 end
35 endmodule
364.2 run behavioral simulation或者run post-synthsis functional simulation 功能仿真，不考虑延时
run post-synthsis timing simulation 综合后时许仿真 会考虑延迟。
获得时序图，检验功能的正确性。
5.布局布线
5.1 run implementation
5.2 查看布局布线后的示意图
6.性能分析
6.1run post-implementation functional simulation 功能仿真 无延时
run post-implementation timing simulation 时序仿真，有延时，可能可以看到毛刺（竞争冒险）
7.板级调试
7.1I/O planing 设置I/O口 其中，I/O STD是电平标准，根据开发板的接口电平来设定。package pin是管脚位置，把逻辑输入和开发板的实际引脚对应上。
7.2 生成数据流，传输到开发板
program device 下载到开发板，即可使用，验证等。
还没买板子，暂时没法尝试。到时候记得给电脑装驱动，看教程即可。
流程结束
注意事项
- 创建工程
注意芯片型号中-2是速度等级，要放在最后，直接输入右边红框的内容是找不到的。
- 注意窗口的名字，有用。
- 命名最好以英文字母开头，以数字开头会出现如下的错误：
关联notepad之后使用它来写程序有个缺点就是不会在编辑页面提示具体的语法错误。
- 变量的定义要放在module里面，否则会出现以下编译错误。
- reg和wire数据类型的区别
wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在always @ 中赋值；
但reg可以综合成register，latch，甚至wire(当其只是中间变量的时候)，可以用于组合逻辑或者时序逻辑，能存储数据，有驱动能力，在always @模块表达式左侧被赋值。
两个共同具有性质：都能用于assign与always @模块表达式的右侧。
wire型数据常用来表示以assign关键字指定的组合逻辑信号。模块的输入输出端口类型都默认为wire型。默认初始值是z，高阻态。
reg型表示的寄存器类型。always模块内被赋值的信号，必须定义为reg型，代表触发器。默认初始值是x，不定态。reg相当于存储单元，wire相当于物理连线。
verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽，缺省为1位。变量的每一位可以是0，1，X，Z。其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量。z代表高阻状态或浮空量。
线型数据包括wire,wand,wor等几种类型在被一个以上激励源驱动时，不同的线型数据有各自决定其最终值的分辨办法。
两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动
输入端口可以由net/reg驱动，但输入端口只能是net，如a = b & c，输入端口a 只能是net型，但其驱动b，c可以是net/reg型；输出端口可以使net/reg类型，输出端口只能驱动net，如a = b & c，模块的输出端口b,c可以是net/reg型，但它们驱动的a必须是net型；若输出端口在过程块（always/initial）中赋值则为reg型，若在过程块外赋值则为net型。用关键词inout声明一个双向端口, inout端口不能声明为寄存器类型，只能是net类型。
wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。组合与时序的区别。
2022-05-08 21:30:07
