阻塞赋值往往与触发沿没有关系，只与输入电平的变化有关系

  1. 非阻塞赋值往往与触发沿有关系，只有在触发沿时才有可能发生赋值的变化；

两个要点

  • 在描述组合逻辑的always块中使用阻塞赋值；
  • 在描述时序逻辑的always块中使用非阻塞赋值；

阻塞的概念：同一个always块中。其后面的赋值语句从概念上是在前一句赋值语句结束后再开始赋值的；阻塞赋值只有一个步骤的操作，即计算RHS并更新LHS，此时不允许有来自任何其他Verilog语句的干扰。而非阻塞语句允许其他的Verilog语句同时进行操作；

  • 非阻塞赋值只能对寄存器类型变量进行赋值，因此只能用于initial或者always过程块中；

verilog编程8个要点

  1. 时序电路建模用非阻塞赋值；
  2. 锁存器电路建模用非阻塞赋值
  3. 用always块建立组合逻辑模型时，用阻塞赋值
  4. 在同一个always块建立时序和组合逻辑电路时，用非阻塞赋值
  5. 在同一个always块，不要既用非阻塞赋值又用阻塞赋值；
  6. 不要在一个以上的always块为同一变量赋值；
  7. 用$strobe系统任务来显示用非阻塞赋值的变量值；
  8. 在赋值时不要使用#0延迟；

层次化事件队列指的是用于调度仿真事件的不同的Verilog事件队列；

在一个以上的always块中对同一变量进行多次赋值可能会导致竞争冒险，使用非阻塞赋值也可能产生竞争冒险；

非阻塞语句的赋值在所有的$display命令执行以后才更新数值；

System Verilog

  • sv多用于验证而非设计
  • 是verilog的一个扩展，完全兼容Verilog HDL；
  • 具有所有面向对象语言的特性：封装、继承、多态等；
  • 具有验证的独有特性：如约束、功能覆盖率；
  • 提供DPI接口，可直接将C/C++函数导入System Verilog中
  • 提供内存管理机制，不用担心内存泄露问题
  • 支持$System系统函数，可直接调用外部可执行程序；

UVM（universal verification methodology）提供了一套SystemVerilog的类，验证工程师以其中预定义的类作为起点，可以建立起具有标准结构的验证平台；