verilog readmem

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代码工匠大师 2024-11-27 22:25:00

文章标签 verilog readmem FPGA Verilog readmemh readmemb 文章分类 机器学习人工智能

在Verilog HDL程序中有两个系统任务$readmemb和$readmemh，用来从文件中读取数据到存贮器中。这两个系统任务可以在仿真的任何时刻被执行使用，其使用格式共有以下六种：

1) $readmemb("<数据文件名>",<存贮器名>);

2) $readmemb("<数据文件名>",<存贮器名>,<起始地址>);

3) $readmemb("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);

4) $readmemh("<数据文件名>",<存贮器名>);

5) $readmemh("<数据文件名>",<存贮器名>,<起始地址>);

6) $readmemh("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);

这两个系统任务看起来比较简单，但是在实际使用时还出现了不少问题，现在就将出现的问题及解决方法总结一下。

这次实验的目的是将数字0---1023存储在一个记事本中，然后使用$readmemh将这1024个数据读取到存储器中，然后根据输入端口地址将数据通过输出端口输出。首先新建一个记事本，将数字0---1023添加到记事本中，由于读取文件任务只能通过二进制或者十六进制的方式读取，为了方便操作，就用十六进制的方式操作，将0---1023对应的十六进制数写在记事本中，每个数据占一行，用回车换行符区分数据。

如何一次性生成0--1023的十六进制数呢？可以用excel表格来实现，具体操作方法详见上一篇文章利用excel表格进行数据进制转换，将生成的数据复制到记事本中，记事本命名为num.txt。

verilog readmem_readmemb

下面新建一个工程,将num.txt记事本放在工程myrom文件中。

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编写顶层文件

verilog readmem_FPGA_03

输入端口为时钟信号和数据地址信号，输出端口为ROM中数据输出。由于数据最大为1023，所以数据宽度设置为10位。

然后用$readmemh 任务将num.txt记事本中的内容读取到rom寄存器中，rom设置为1024个地址，每个地址的宽度为10位。下来在每个时钟的上升沿根据输入端口的地址输出rom中的数据。

下面编写测试代码

verilog readmem_readmemb_04

在一个循环中让地址addr的值从0一直增加到1023，这样顶层文件就会输出从0到1023地址中存储的数据了。注意在测试文件for循环中递增地址的值时，一定要延时一个时钟周期，因为顶层文件是在每个时钟上升沿才会读取一次数据，如果for循环中没有延时，顶层文件就读取不到正确的数据。

下面分析和综合一下编写好的代码

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直接出现了七百多个警告，而且都是同一个原因引起的。双击第一条警告，跳转到报错位置。

verilog readmem_Verilog_06

从100开始有警告，前面的数据都正常，应该是十六进制的100系统默认为数据宽度是12位的，而代码中数据宽度设置的是10位的。所以系统提示数据位宽不匹配。

由于这里最大值时1023，没有超过10位，所以警告暂时不理它。直接仿真波形查看结果

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输出的波形和打印的数据符合预期的结果，地址从0到1023，数据从0x000到0x3FF。正常情况下数据输出一次之后就应该结束，停止仿真。但是实际上从打印的数据和波形来看，当地址到1023又变成了0，for循环又继续执行，这样一直循环，导致仿真不会自动停止。这是为什么呢？看看测试文件哪里有问题。

verilog readmem_FPGA_08

对测试文件分析，感觉可能是地址控制出了问题，for循环的结束条件为:add<=1023，当add为1022时输出一次q的值，然后执行addr = addr + 1'b1语句，将地址值加1，此时地址变为了1023，又输出一次q的值，继续执行addr = addr + 1'b1，此时addr的值变为了1024，但是由于addr的数据宽度只有10位，1024数据宽度为11位，超出了数据宽度，那么addr的值就会溢出，直接变成0。

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在计算器上可以清晰的看出，数字1023的二进制数十位数字全部为1，1024的二进制数第十一位为1，后面十位全部为0。

所以上面for循环不能结束，可能是数据溢出造成的。那么for循环的结束条件就要修改一下。将for循环中的add<=1023改为add<1023，再仿真一次。

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这次for执行了一次仿真就停止了，从输出波形上看地址最后停在了1023，输出数据为3FF。但是打印出来的数据确在3fe停止了。为什么最后一个3FF没打印出来呢？再分析分析测试代码。

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当add为1022时输出一次q的值，然后执行addr = addr + 1'b1语句，将地址值加1，此时地址变为了1023，然后判断addr<1023,由于此时addr的值已经是1023了，条件不成立，退出循环。相当于addr的值加到了1023，但是已经没有机会执行for循环内部的显示代码就退出了循环。所以最后一个值3FF没有打印出来。如果要打印最后一个3FF，就可以在for循环外面那么加一条打印语句。

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再仿真一次看看结果

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这次打印的数据和仿真波形都正常了。

通过上面出现的问题可以看出，主要是数据宽度引起的，那么就将数据宽度改为12位试试。将顶层文件和测试文件中的数据宽度都改为12位宽。

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分析和综合一下

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这次警告只剩下4个了，说明上面七百多个警告就是由于数据位宽引起的。警告提示rom没有初始值，地址addr的第10位和第11位没有对应的引脚连接。这个警告可以忽略。

由于地址位宽已经修改为了12位，那么测试文件中for循环中的地址限制条件就可以直接改为1024了。

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仿真一下，看看输出波形。

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打印的数据和输出波形数据从0到3FF，符合设计要求。但是波形文件中输入地址最后停在了1024，这是因为在测试文件中for循环退出后，addr的值在最后一次循环后会自增到1024。由于这次数据宽度为12，所以数据增加到1024后数据没有溢出，地址没有溢出到0。

通过上面测试可以看出，第一次报警告是由于数据从0x100----0x3FF，都是3位16进制数据组成的，虽然最高两位没有用到，但是系统不是根据实际使用情况判断，而是直接看数据所占位数。所以就会报出警告。

这里还要注意的一个问题是在使用系统任务读取记事本内容时，记事本的路径中的斜杠方向。

$readmemh("D:/Desktop/Verilog/myrom/num.txt",rom);

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注意代码中路径斜杠的方向和windows系统中路径中斜杠方向是反的。

如果直接将系统中的路径复制到代码中的话会报错。

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软件会提示不能打开文件。在编写代码时将文件路径复制进去后，要修改一下斜杠的方向。

这里的文件路径最好写全路径，当然也可以不用写路径，直接写文件名就行。这样的话就需要将文件放在指定位置。经过测试如果写成$readmemh("num.txt",rom); 分析和综合时不会报错，但是仿真时会没有数据输出。

如果不带路径的话，就要将num.txt放在工程文件所在目录中。

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这样工程在分析和综合时就会在当前文件夹中寻找指定文件。

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分析和综合还是和上面的警告一样，不用管，仿真查看波形。

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输出波形中地址的值从0到1023，但是输出的数据全部为x。打印的数据也全部为x。在打印窗口上有一个警告，提示打开num.txt文件失败。

分析和综合的时候没有报警告，也没有提示打开文件失败，但是仿真时打开文件却失败了，这是什么原因呢？因为在仿真时仿真文件的路径和工程文件路径不一样。仿真文件执行的时候，只在仿真文件夹中寻找num.txt文件，没有找到的话不会去其他文件夹寻找，就会直接报错。如果要仿真正确，需要将num.txt记事本文件也放到仿真文件中。

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