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【逻辑电路】for循环的等价展开电路

从功能的角度来看，上述这几种方式去替代我们的for写法均可，但是有时候，使用for循环最为方便，例如我们的输入特别多，我们使用if，那样会让我们的代码行数非常多，显得臃肿不堪，可效率低下，这时候for循环就可大显身手。

fpga

for循环

逻辑电路

sed

原创 2022-05-02 09:19:40 675 阅读 1点赞

【静态时序分析】如何寻找时序分析的起点与终点

教你寻找时序路径的起点和终点？

FPGA

数据

时序分析

存储单元

原创 2022-04-19 10:24:45 362 阅读

Verilog中的逻辑运算符与按位运算符的区分

我们在写Verilog的时候经常会用到的是低电平复位问题，例非和按位非就不能混用了。包括逻辑或||，按位或|等。二者之间的长相...

位非

位或

位操作

原创 2022-04-18 17:12:47 1481 阅读

Vivado中如何避免信号被优化掉？

刚写了一段 Verilog代码，辛辛苦苦花了很长时间综合

Verilog

原创 2022-04-18 17:12:30 4468 阅读

IC/FPGA笔试题分析（六）用16bit加法器IP核实现8bit乘法运算（文末彩蛋）

本来突发奇想，想建立一个群来召集各路同行加入，共同讨论数字IC以及FPGA方

sed

组合逻辑

javascript

原创 2022-04-18 17:12:06 758 阅读

FPGA中如何实现双边沿采样？

昨天和同学讨论双边沿采样的方法

sed

触发器

微信公众号

原创 2022-04-18 17:11:30 3067 阅读

Vivado之增量编译的实现

增量编译对于电路设计之后的调试非常重要，每次也许需求，仅针对已变动逻辑进行布局布线，从而可节省...

增量编译

数据

运行时间

原创 2022-04-18 17:10:16 1917 阅读

谈谈周期约束

我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最。另一类是时钟频率不固定，这时我们要尽量降低门延...

门延迟

时钟周期

引脚

原创 2022-04-18 17:10:04 125 阅读

IC/FPGA笔试题分析（五）

下一个笔试题是华为，虽然只有单选和多选，但还是需要准备一下：这是 Tgate + Tsu;本题的组合逻辑延迟，也就是门延迟是一个反相器inv2，为2ns，而Tcq在这里应该是逻辑延迟6ns。根据题目信息，可以知道Tmin = 6...

数据

javascript

随机存取

原创 2022-04-18 17:09:27 797 阅读

FPGA底层资源介绍

目录IOB基本可编程逻辑单元（CLB）BLOCK RAMDSP48G

移位寄存器

输入输出

触发器

原创 2022-04-18 17:08:46 404 阅读

Cadence 16.6 安装记录

下载后如下图：双击setup，先安装Li

主机名

计算机名

开始菜单

原创 2022-04-18 17:08:03 1827 阅读 1评论

再谈BUFFER

又复习了一遍博客：【FPGA】FPGA中的缓冲与驱动那些事感觉还

差分

原语

数据

原创 2022-04-18 17:07:58 731 阅读

IC/FPGA校招笔试题分析（二）任意切换的时钟分频电路

今天的笔试题是某芸科技的现场笔试题，数字前端的了下。个人认为，这个电路的设计的步骤分为两部分，...

sed

下降沿

v8

原创 2022-04-18 17:06:54 576 阅读

用于初始化Xilinx 存储 IP核的COE文件格式

Xilinx中有很多和存储相关的IP核都需要初始化，例如

数据

初始化

进制

原创 2022-04-18 17:06:03 1504 阅读

控制信号（单脉冲信号）的跨时钟域传输问题

控制（单脉冲）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢钟域...

sed

原理图

信号传输

原创 2022-04-18 17:05:10 577 阅读

FPGA的LVDS电平以及LVDS25电平能在HR Bank上使用吗？

在FPGA的HR BANK上供电3.3V，先就其差分端口而言

差分

javascript

硬件设计

原创 2022-04-18 17:04:34 5753 阅读

Quartus 13.1安装心得

安装参考链接：FPGA学习系列：1.quartus II 13.1 软件安装以及

安装包

原理图

软件安装

原创 2022-04-18 17:04:08 678 阅读

IC/FPGA校招笔试题分析（一）

某发科的一个题目，仅仅给出下面一个电路图，让你画出Q1,Q2以及Q3的波形，并描述电路功能。可以看出，这个电路很简单（可tm的当时就是没做出来），我当时疑惑的是初值是什么，输入初值是什么？可想想和输入初值有个毛线关系呀，第一个触发器的输入是第二个以及第三个触发器的输出的反馈，是Q1与Q2的或非；只要触发器复位有初值即可，一般触发器复位初值为0，这里也默认为0，那么输入值在复位时应该为1.那么当正常

初值

触发器

电路图

原创 2022-04-18 17:04:06 179 阅读 1收藏

Vivado中Debug的用法总结

本文总结使用Vivado进行Debug的三种方式，总结起来，第二种最好用啦。

原理图

原创 2022-04-18 17:03:04 10000+阅读

遇见BUG（2）去掉你的增量编译使能！

在使用Verilog进行项目开发的时候会遇到各种各样的错误，语法错误还好，容易排查，但是遇到了逻辑错误以及其他隐形的错误总是让人头大，下面这个问题，用一种非人类语言提示的错误，着实让

解决方案

预编译

html

原创 2022-04-18 17:02:39 1285 阅读

搞个笑？用Verilog产生一个三角波吧！

写了这么一个幼儿级别的程序，描述一个三角波的Verilog产生办timescale 1ns / 1psmodule Triangle_Wave_Gen( input clk, input rst_n, output re...

sed

最小值

数据

原创 2022-04-18 17:02:25 241 阅读

【FPGA】SRIO例子程序仿真分析实践

当我们去看有关高速串行总线与并行总线相比较的优点，会发现有这么一条描数据的。这里稍微偏题，总结下串行总线相较于...

数据

时钟周期

字段

原创 2022-04-18 17:02:08 959 阅读

【FPGA】SRIO中的关键问题总结（一）SRIO中的关键数据包格式总结

这篇博文的内容主要是一些数据包的格式，包括FPGA SRIO端最重要的逻文的最后，我也附上了他的链接，虽然素未蒙面，但是我真的很感谢他。

数据

字段

原子操作

原创 2022-04-18 17:01:20 5505 阅读

遇见BUG（5）如何找到VHDL的包呢？

由于实在不是太懂VHDL，而工程中难免会遇到前人留下

VHDL

Debug

加载

层次结构

错误解决

原创 2022-04-18 17:00:34 286 阅读

IC/FPGA校招笔试题分析（四）再看Moore状态机实现序列检测器

参加了几次笔试，发现序列检测器是常考的内容，而之前认为序列S2,...来标识。...

状态机

状态转移图

sed

原创 2022-04-18 17:00:20 697 阅读

关于按键消抖以及LED灯控制的一个实例

要求:1.未按建则所有LED全黑；2.按K1按钮，则用前8个LED灯二进制

sed

键值

系统时钟

原创 2022-04-18 17:00:08 724 阅读

IC/FPGA大疆笔试题分析(预分析)

上午刚参加完一场面试，晚上又有大疆的FPGA笔试题要做，下午临时磨刀，找点往年的

数据

时钟周期

选择器

原创 2022-04-18 16:59:55 1968 阅读

assign和always组合逻辑块，孰优孰劣？

不知大家有没有和我同样的感受，遇到这样的assign表达式（从两个值中选一个）时：wire pause_count;reg [4:0]

d3

组合逻辑

实例分析

原创 2022-04-18 16:59:37 195 阅读

【FPGA】ODDR使用研究记录

这篇博文单讲ODDR，而不去深入理解和它相关的什么OL

ios

原语

数据

原创 2022-04-18 16:59:29 664 阅读

【FPGA】SRIO IP核系统总览以及端口介绍（三）（Messaging Port、User-Defined Port介绍）

Messaging Port消息传递端口是可选接口（消息也可以组

数据

ide

消息传递

原创 2022-04-18 16:55:48 292 阅读

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【FPGA】SRIO IP核系统总览以及端口介绍（三）（Messaging Port、User-Defined Port介绍）

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