vivado综合出现[Synth 8-91] ambiguous clock in event control
查阅相关资料，目前有两种情况：
1.always敏感变量没有得到使用 常见有rst信号
![vivado综合出现[Synth 8-91] ambiguous clock in event control_if语句](https://s2.51cto.com/images/blog/202108/27/75273d4a118b78608eb903fbee8cc409.jpg?x-oss-process=image/watermark,size_16,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_30,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=/resize,m_fixed,w_1184)
代码修改如下即可：
![vivado综合出现[Synth 8-91] ambiguous clock in event control_其他_02](https://s2.51cto.com/images/blog/202108/27/9de6c3afece07ba0ec9c7b54f1f6735a.jpg?x-oss-process=image/watermark,size_16,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_30,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=/resize,m_fixed,w_1184)
2.always块中语法问题
敏感变量都有使用，为何还会出现该问题，检查语法是否出现和rst并行的if语句。
![vivado综合出现[Synth 8-91] ambiguous clock in event control_其他_03](https://s2.51cto.com/images/blog/202108/27/14d57ceba13e27f5cdb9834798abe831.jpg?x-oss-process=image/watermark,size_16,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_30,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=/resize,m_fixed,w_1184)
去掉该层次的if即可：
![vivado综合出现[Synth 8-91] ambiguous clock in event control_FPGA学习_04](https://s2.51cto.com/images/blog/202108/27/1000379b83c54793071ce1c0ea411c00.jpeg?x-oss-process=image/watermark,size_16,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_30,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=/resize,m_fixed,w_1184)
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