1.算法仿真效果 本文是之前写的文章
基于FPGA的QPSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR_fpga qpsk-CSDN博客
的硬件片内测试版本。
系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。
硬件ila测试结果如下：（完整代码运行后无水印）：
vio设置SNR=5db
vio设置SNR=10db
vio设置SNR=15db
硬件测试操作步骤可参考程序配套的操作视频。
2.算法涉及理论知识概要 QPSK是一种数字调制方式，它将两个二进制比特映射到一个符号上，使得每个符号代表四种可能的相位状态。因此，QPSK调制解调系统可以实现更高的传输速率和更高的频谱效率。基于FPGA的QPSK调制解调系统通常由以下几个模块组成：数据生成模块：生成要传输的二进制数据流。
QPSK调制模块：将二进制数据流转换为符号序列，并将每个符号映射到特定的相位状态。
QPSK解调模块：将接收到的符号序列解调为二进制数据流。
下面将详细介绍每个模块的原理和实现方法。
2.1QPSK调制模块 QPSK调制模块将二进制数据流转换为符号序列，并将每个符号映射到特定的相位状态。QPSK调制使用四个相位状态，分别为0度、90度、180度和270度。在QPSK调制中，每个符号代表两个比特，因此，输入二进制数据流的速率必须是符号速率的两倍。
QPSK调制模块通常使用带有正弦和余弦输出的正交调制器（I/Q调制器）来实现。在I/Q调制器中，输入信号被分成两路，一路被称为“正交（I）路”，另一路被称为“正交（Q）路”。每个输入符号被映射到一个特定的正交信号，然后通过合成器将两个信号相加，形成QPSK调制信号。
2.2 QPSK解调模块 QPSK解调模块将接收到的符号序列解调为二进制数据流。解调模块使用相干解调器来实现，相干解调器可以将接收到的信号分解成两个正交分量，然后将它们与本地正交信号相乘，得到原始的QPSK符号。解调器的输出是一个复数，需要进行幅值解调和相位解调才能得到原始的二进制数据流。
基于FPGA的QPSK调制解调系统的开发过程。
首先需要选择适合的FPGA平台和开发工具。常用的FPGA平台有Xilinx和Altera，开发工具包括Vivado，以及Altera Quartus。选择FPGA平台和开发工具需要考虑系统的要求和开发人员的经验。
系统设计包括确定系统的功能、模块划分和接口设计。在QPSK调制解调系统中，需要确定每个模块的功能和接口，并确定数据流的方向和速率。在设计过程中，需要考虑系统的性能、资源占用和延迟等因素。
模块实现是基于FPGA的QPSK调制解调系统开发的核心部分。在模块实现过程中，需要使用硬件描述语言（HDL）编写代码，并使用仿真工具进行验证。常用的HDL语言有VHDL和Verilog，仿真工具包括ModelSim和ISE Simulator。
基于FPGA的QPSK调制解调系统是一种高效、可靠的数字通信系统。通过使用FPGA平台和硬件描述语言，可以实现高性能、低延迟、低功耗的QPSK调制解调系统。在开发过程中，需要考虑系统的功能、性能、资源占用和延迟等因素。通过系统测试，可以确保系统的正确性和可靠性。
3.Verilog核心程序
//
// Company:
// Engineer:
//
// Create Date: 2024/11/04 19:54:30
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module tops_hdw(
input i_clk,
input i_rst,
output reg [3:0] led
);
wire o_msgI;
wire o_msgQ;
//产生模拟测试数据
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bitsI(o_msgI),
.o_bitsQ(o_msgQ)
);
//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (
.clk(i_clk), // input wire clk
.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);
wire signed[15:0]o_Ifir_T;
wire signed[15:0]o_Qfir_T;
wire signed[31:0]o_mod_T;
wire signed[15:0]o_Nmod_T;
wire signed[31:0]o_modc_R;
wire signed[31:0]o_mods_R;
wire signed[31:0]o_Ifir_R;
wire signed[31:0]o_Qfir_R;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;
wire [1:0]o_Irec;
wire [1:0]o_Qrec;
wire errflag;
QPSK_tops QPSK_tops_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.i_Ibits(o_msgI),
.i_Qbits(o_msgQ),
.i_SNR (o_SNR),
.o_Ifir (o_Ifir_T),
.o_Qfir (o_Qfir_T),
.o_mod_T(o_mod_T),
.o_Nmod_T(o_Nmod_T),
.o_modc (o_modc_R),
.o_mods (o_mods_R),
.o_rIfir (o_Ifir_R),
.o_rQfir (o_Qfir_R),
.o_error_num (o_error_num),
.o_total_num (o_total_num),
.o_Irec(o_Irec),
.o_Qrec(o_Qrec),
.o_flag(errflag)
);
//ila篇内测试分析模块
ila_0 ila_u (
.clk(i_clk), // input wire clk
.probe0({
o_msgI,o_msgQ,o_SNR,o_Ifir_T[15:6],o_Qfir_T[15:6],//30
o_Nmod_T,o_modc_R[27:12],o_mods_R[27:12],o_Ifir_R[27:12],o_Qfir_R[27:12],//75
o_error_num,o_total_num,errflag,//65
o_Irec,o_Qrec//4
})
);
endmodule
```
4.开发板使用说明和如何移植不同的开发板
注意：硬件片内测试是指发射接收均在一个板子内完成，因此不需要定时同步模块。
在本课题中，使用的开发板是：
如果你的开发板和我的不一样，可以参考代码包中的程序移植方法进行移植：
