第一章——计算机系统概论
考点一：性能指标的计算 考试题型：选择题
1.用一台50MHz处理机执行标准测试程序，
它包含的混合指令数和相应所需的平均时钟
周期数如下表所示：
求有效CPI、MIPS速率、处理机程序执行时间tCPU。
解：熟记公式及定义
IN是指执行程序中总的指令条数，t cpu指的是执行该程序所需的CPU时间，T指的是时钟周期，f指的是时钟频率，Nc指的是程序所需的CPU时钟周期数，CPI指的是每条指令所需的平均时钟周期数，MIPS指的是每秒钟执行的百万条指令数。
IN=45000+32000+15000+800=100000
NC=45000*1+（32000+15000+8000）*2=155000
CPI=NC/IN=155000/100000=1.55
t cpu=NC*T=NC/f=155000/50*10^6=3.1*10^-3 s
MIPS=IN/tcpu*10^6=100000/3.1*10^-3*10^6=32.26(百万条指令/秒）
重点公式：
2.（2009年）冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是（C）
A. 指令操作码的译码结果
B. 指令和数据的寻址方式
C. 指令周期的不同阶段
D. 指令和数据所在的存储单元
解：在冯诺依曼结构计算机中指令和数据均以二进制形式存放在同一个存储器中，CPU可以根据指令周期的不同阶段来区分是指令还是数据，通常在取指阶段取出的是指令，其他阶段取出的是数据。
3.（2010年）下列选项中，能缩短程序执行时间的措施是（
I 提高CPU时钟频率
II 优化数据通路结构
III 对程序进行编译优化
A. 仅I和II
B. 仅I和III
C. 仅II和III
D. I、II和III
解：CPU时钟频率越高，完成指令的一个执行步骤所用的时间就越短，执行指令的速度就越快。数据通路的功能是实现CPU内部的运算器和寄存器及寄存器之间的数据交换，优化数据通路结构，可以有效提高计算机系统的吞吐量，从而加快程序的执行。计算机程序需要先转化成机器指令序列才能最终得到执行，通过对程序进行编译优化可以得到更优的指令序列，从而使得程序的执行时间也越短。
4.（2011年）下列选项中，描述浮点数操作速度指标的是（
A. MIPS
B. CPI
C. IPC
D. MFLOPS
5.（2012年）假设基准程序A在某计算机上的运行时间为100s，其中90s为CPU时间，其余为I/O时间。若CPU速度提高50%，I/O速度不变，则运行基准程序A所耗费的时间为（D）。
A. 55s
B. 60s
C. 65s
D. 70s
解：基准程序的运行时间为100秒，90秒为CPU时间，10秒为I/O时间，由于CPU速度提高50%，则原来要执行90秒的任务，现在缩短为90/(1+0.5)=60s，由于I/O速度不变，则运行基准程序所耗费的时间为10秒+60秒=70秒
6.（2013年）某计算机主频为1.2GHz，其指令分为4类，它们在基准程序中所占比例及CPI如下，则该机器的MIPS数为（C）。
A 100
B 200
C 400
D 600
解CPI=2*0.5+3*0.2+4*0.1+5*0.2=3
MIPS=IN/tcpu*10^6=IN/IN*CPI*T*10^6=f/CPI*10^6=1.2*10^9/3*10^6=400
7.（2014年）程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%，而CPI增加到原来的1.2倍，则P在M上的执行时间是（D）。
A 8.4s
B 11.7s
C 14s
D 16.8s
解：时钟周期是不会变的，程序P在机器M上的执行时间是20s，tcpu=20s,tcpu=NC*T=IN*CPT*T
T=tcpu/IN*CPI
20S/IN*CPT=t/0.7IN*1.2CPI
t=20*0.7*1.2=16.8s
8.（2015年）计算机硬件能够直接执行的是（A）。
I. 机器语言程序II. 汇编语言程序
III. 硬件描述语言程序
A 仅I
B 仅I、II
C 仅I、III
D I、II、III
9.（2016年）将高级语言源程序转换为机器目标代码文件的程序是（C）。
A 汇编程序
B 链接程序
C 编译程序
D 解释程序
10.（2017年）假定计算机M1和M2具有相同的指令集体系结构（ISA），主频分别为1.5GHz和1.2GHz，在M1和M2上运行某基准程序P，平均CPI分别为2和1，则程序P在M1和M2上运行的时间的比值为（C）。
A 0.4
B 0.625
C 1.6
D 2.5
解：直接套公式tcpu=NC*T=IN*CPI*T=IN*CPI/f
(IN*CPT1/f1)/(IN*CPI2/f2)=2f2/f1=1.6
11.（2018年）冯诺依曼结构计算机中数据采用二进制编码表示，主要因为（D）。
I. 二进制的运算规则简单II. 制造两个稳态的物理器件较容易
III. 便于用逻辑门电路实现算术运算
A 仅I B 仅I、II C 仅I、III D I、II、III
12.（2019年）下列关于冯·诺依曼结构计算机基本思想的叙述中，错误的是（C）。
A. 程序的功能都通过中央处理器执行指令实现
B. 指令和数据都用二进制表示，形式上无差别
C. 指令按地址访问，数据都在指令中直接给出
D. 程序执行前，指令和数据需先预先存放在存储器中
解：根据冯诺依曼体系结构的基本思想可知，所有的数据和指令序列都是以二进制形式存放在存储器中，计算机根据周期来区分指令和数据，因此数据是从存储器读取而非在指令中给出。
13.（2020年）下列给出的部件中，其位数（宽度）一定与机器字长相同的是:(B)
I. ALU II. 指令寄存器III. 通用寄存器IV.浮点寄存器
A. I, II
B. I, III
C. II, III
D. II, III, IV
14.（2021年）计算器浮点运算速度为93.0146PFLOPS，这说明该计算器每秒钟完成的浮点操作次数为（D）。
A. 9.3*1013次
B. 9.3*1015次
C. 9.3千万亿次
D. 9.3亿亿次
15.（2022年）某计算机的主频为1GHz，程序P运行过程中共执行了10 000条指令,其中80%的指令执行平均需要1个时钟周期，20%的指令执行平均需要10个时钟周期，则程序P的平均CPI和CPU执行时间分别是：
A. 2.8, 28 μs
B. 28, 28 μs
C. 2.8, 28 ms
D. 28, 28 ms
解：NC=10000*0.8+10000*0.2=28000
CPI=NC/IN=28000/10000=2.8
tcpu=IN*CPI/f=1000*2.8/1*10^9=28*10^-6s=28us
16.（2023年）若机器M的主频为1.5GHz，在M上执行程序P的指令条数为5*105，P的平均CPI为1.2，则P在M上的指令执行速度和用户CPU时间分别为（C）。
A. 0.8 GIPS, 0.4 ms
B. 0.8 GIPS, 0.4 μs
C. 1.25 GIPS, 0.4 ms
D. 1.25 GIPS, 0.4 μs
解：tcpu=IN*CPI/f=5*10^5*1.2/1.5*10^9=4*10^-4s=0.4ms
GIPS=IN/tcpu*10^9=5*10^5/4*10^5=1.25GIPS
考点二：区分一些概念以及英文缩写考试题型：选择题
处理机字长：指处理机运算器中一次能够完成二进制数运算的位数。
总线宽度：（系统总线宽度）一般指CPU中运算器与存储器之间进行互联的内部总线二进制位数。
存储器带宽：单位时间内从存储器中读出的二进制数信息量，一般用字节数/秒表示。
CPI：表示每条指令周期数，即执行一条指令所需的平均时钟周期数。
CPI=执行某段程序所需的CPU时钟周期数/程序包含的指令条数
MIPS：表示平均每秒执行多少百万条定点指令数。
FLOPS：表示每秒执行浮点操作数的次数，用来衡量机器浮点操作的性能。
FLOPS=程序中的浮点操作次数/程序执行时间
考点三冯诺依曼体系和哈佛结构的区别？
冯诺依曼设计思想是存储程序并按地址顺序执行，是机器自动化的关键，指令和数据放在同一个存储器。哈佛结构的指令和数据分别放在两个存储器。
第二章——运算方法和运算器
考点一：定点数的加减运算及溢出判断（变形补码、双符号位）
约定：机器字长n+1，数值n位，符号1位。已知：x, y
求：x+y，x-y
指导思想：通过手工模拟计算机的执行过程，找出规律，设计出易于计算机实现的算法。
真值在计算机内部表示为机器码，因此需要找出合适的机器码来实现真值的加减运算。
根据前面对机器码的了解，补码非常适合，因为其符号位和数值位可以一起参与运算；同时补码与真值的相互转换非常简单。
补码加法公式
[x+y]补 = [x]补+[y]补 (mod 2n+1)
计算步骤：
- 根据x、y的真值，得到[x]补和[y]补；
2）列式计算：[x]补+[y]补 → [x+y]补; （输入加法器，即可得结果）
3）由 [x+y]补 → x+y的真值（二进制或十进制均可）。
注：由补码求真值的十进制形式的方法
例1： x=+1011， y=-0101，求：x+y （字长默认比数值位多1位）
解：x=+1011，故[x]补 =01011
y=-0101， 故[y]补 =11011
[x]补： 01011
[y]补： 11011
[x+y]补 x+y=+0110
补码减法公式
[x-y]补 = [x]补+[-y]补 (mod 2n+1)
计算步骤：
- 根据x、y的真值，得到[x]补和[y]补；
2）根据[y]补→ [-y]补：
方法一：[y]补的所有位取反，最低位+1，即得[-y]补；
方法二：从右至左扫描[y]补，找出第一个“1”，保持该“1”及右侧各位不变，其余位取反，即得[-y]补。 如字长为8时，x=-100B的补码。
3)列式计算：[x]补+[-y]补 → [x-y]补;
4)由
x=+1110， y=+1001，求：x-y （字长默认比数值位多1位）
解：1）x=+1110，故[x]补 =01110
y=+1001，故[y]补 =01001， [-y]补 =10111
2) [x]补： 01110
[-y]补： 10111
[x-y]补: 100101
[x-y]=+0101
例：x=+1001， y=+1110，求：x-y （字长默认比数值位多1位）
解：1）x=+1001，故[x]补 =01001
y=+1110，故[y]补 =01110， [-y]补 =10010
2) [x]补： 01001
[-y]补： 10010
[x-y]补 3）x-y=-0101
溢出的概念
溢出：
两个正数相加（或一个正数减去一个负数），超出了字长范围内的最大正数；两个负数相加（或一个负数减去一个正数），超出了字长范围内的最小负数，称为溢出。前者称为正溢，后者称为负溢。
溢出的判断与检测：
1）双符号位变形补码：
即将原来的符号位double，字长由n+1变为n+2，用“00”表示“+”，用“11”表示“-”，具体的运算规则与单符号位一样。
检测方法：对于运算结果的两个符号位，如果一致，则无溢出；如果不一致，则发生溢出。具体来说，如果两符号位为“01”，则发生正溢；如果两符号位为“10”，则发生负溢。
发生溢出时，最高符号位仍能表示正确的符号。
考点二：n+1位字长表示二进制数的范围
考点三：(n+1)*(n+1)位带求补器的阵列乘法器
考点四：定点数乘法的实现过程（一正一负）
考点五：浮点数的运算、IEEE754标准表示（重点）
移码：E=[e]移=2n+e 2n > e ≥ -2n，与[e]补的区别：符号位相反。
32位浮点数IEEE754表示
数符S：表示浮点数的符号，占1位，0—正数、1—负数；
尾数M：23位，原码纯小数表示，小数点在尾数域的最前面；
由于原码表示的规格化浮点数要求，最高数值位始终为1，因此该标准中隐藏最高数值位(1)，尾数的实际值为1.M；
阶码E：8 位，采用有偏移值的移码表示；
移127码，即E=e+127，E的8位二进制数即为移127码的编码；
浮点数的真值：
考点六：IEEE754十六进制与十进制的转化
考点七：IEEE754绝对值最大最小、正负∞
IEEE754标准中单精度浮点数float类型能表示的最大整数是2^128-2^104,最小规格化正数是：1.0×2^−126
考点八：课后习题4、6、7、12、13
4. 将下列十进制数表示成 IEEE754 标准的 32 位浮点规格化数。
(1)27/64 (2)–27/64
（1）27/64=(11011)*2^-6=1.1011*2^-2,e=-2,E=125=01111101
IEEE754数据：0 01111101 1011 0000 0000 0000 0000 000
- -27/64
IEEE754数据：1 01111101 1011 0000 0000 0000 0000 000
6. 已知x 和y，用变形补码计算x–y，同时指出结果是否溢出。
(1)x=11011， y= –11111
[x]变补=0011011
[y]变补=1100001
[-y]变补=0011111
[x-y]变补=[x]变补+[-y]变补=0111010，符号位为01，表示结果为正数，且发生正溢。
(2)x=10111， y=11011
[x]变补=0010111
[y]变补=0011011
[-y]变补=1100101
[x-y]变补=[x]变补+[-y]变补=1111100
符号位为11，表示为负数，且无溢出，即x-y=-00100
- x=11011， y= –10011 [x]变补=0011011
[y]变补=1101101
[-y]变补=0010011
[x-y]变补=[x]变补+[-y]变补=0101110
符号位为01，表示结果为正数，且发生正溢。
7. 用原码阵列乘法器、补码阵列乘法器分别计算 x×y。
(1)x=11011， y= –11111
(2)x= –11111， y= –11011
12. 用 IEEE 32 位浮点格式表示如下的数：
(1)–5
-5=-101=-1.01*2^2,S=1,e=2,E=129=1000 0001,M=01
标准格式为：1 1000 0001 0100 0000 0000 0000 0000 000=C0A00000
- –1.5
-1.5=-1.1=-1.1*2^0,S=1,M=1,e=0,E=127=01111111
标准格式为：1011 1111 1100 0000 0000 0000 0000 0000=BFC00000
(3)384
(384)10=(180)16=(0001 1000 0000)2
110000000=1.1*2^8,e=8,E=135=10000111
M=1
标准格式为：0100 0011 1100 0……=43C00000
(4)1/16=1*2^-4=1.0*2^-4,e=-4,S=0,E=123=01111011,M=0
标准格式为：001111011000……
=3D800000
- –1/32 =-1*2^-5=-1.0*2^-5,e=-5,S=1,E=122=01111010,M=0
标准格式为1011110100……
=BD000000
13. 下列各数使用了 IEEE 32 位浮点格式，相等的十进制是什么？
(1)1 10000011 110 0000 0000 0000 0000 0000
S=1(-) E=10000011=131,e=4，M=11，1.M=1.11
X=-1.11*2^4=-11100=-28
(2)0 01111110 101 0000 0000 0000 0000 0000
S=0 E=01111110=126,e=-1 M=101 1.M=1.101
X=1.101*2^-1=(0.1101)=(0.8125)
第三章——存储系统
考点一：程序的局部性原理（简答题：概念+两个角度）
程序局部性原理是指在某一时间段内频繁地访问某一局部的存储地址空间，而对此范围外的地址空间则很少访问的现象。程序局部性原理可以从两个角度分析，①时间局部性：最近被访问的信息很可能还要被访问。②空间局部性：最近被访问的信息邻近地址的信息也可能被访问。
考点二：存储器的分类
磁盘存储器是半顺序（直接）存取存储器，沿磁道方向顺序存储，沿垂直半径方向随机存取。
考点三：SRAM存储器容量的扩充（字长扩展和容量扩展）
位扩展（字长扩展）
信号线：地址线、控制线、数据线。
实现方法：地址线和控制线公用而数据线单独分开连接。
位扩展完成后，认为是同一个芯片，不需要片选。
【例题】利用多片
解：设计的存储器字长为
d=(1M×8)/(1M×4)= 2(片)
字扩展（容量扩展）需要片选
信号线：地址总线、数据总线、读写控制信号线。
实现方法：地址总线和数据总线公用，读写控制信号线公用。
【例题】利用256K×8 位的SRAM 芯片设计2048K×8 位的存储器。
解：所需的芯片数：d=(2048K*8)/(256K*8)=8片
考点四：动态随机存储器的刷新操作（选择题）
SRAM不需要刷新操作，DRAM需要刷新操作。
DRAM的读操作是破坏性的，因而读出后必须刷新，从外部看，刷新操作与读操作类似，只是刷新时无需送出数据，并且可以将一行的所有的存储单元同时刷新。
刷新策略：
集中刷新策略：每一个刷新周期中集中一段时间对DRAM的所有行进行刷新。由于在刷新的过程中不允许读写操作，集中式刷新策略存在死时间。
分散式刷新策略：每一行的刷新操作被均匀地分配到刷新周期时间内。
考点五：双倍数据率SDRAM
SDRAM仅能在时钟上升沿传输数据，而DDR SDRAM的最大特点便是在时钟的上升沿和下降沿都能传输数据。
考点六：海明码的原理及计算
海明码的求解步骤：
- 根据数据位位数确定校验位有几位。
- 确定校验位的位置
- 求出检验位
- 合并数据位和校验位得到海明码
- 检测和纠错原理
考点七：cache的相关概念
Cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的重要技术。其原理是基于程序运行中具有的空间局部性和时间局部性特征，cache对程序员透明。
CPU与cache之间的数据交换是以字为单位的，而cache与主存之间的数据交换是以块为单位的。
考点八：命中率的计算（平均访问时间、访问效率、与哪些因素有关)
同时访问cache和主存，若cache命中则立即停止访问主存。（常用，效率更高）
【例题】CPU 执行一段程序时，cache 完成存取的次数为1900 次，主存完成存取的次数为100 次，已知cache 存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。
Cache的命中率与程序的行为、cache的容量、组织方式、块的大小有关。
考点九：主存与cache的地址映射
全相联映射
直接映射（只能放固定位置）
组相联映射（可放到特定分组）
主存容量：7*4B=28B，s+w=28
行大小=块大小=16B=2^4,w=4,s=24
V=8,cache的行数m=uv=128KB/2^4=2^13,u=2^10=2^d,d=10
- d=14
Tag=048D
第四章——指令系统
考点一：分析指令格式
单字长二地址指令
操作码字段OP可以指定2^6=64条指令
源寄存器和目标寄存器都是通用寄存器（可分别指定16个），所以是RR型指令，两个操作数均在寄存器中。
双字长二地址指令
操作码字段OP可以指定2^6=64种操作
一个操作数在源寄存器，另一个操作数在存储器中（由变址寄存器和偏移量决定），所以是RS型指令。
考点二：操作数的寻址方式
- 隐含寻址：不是明显地给出操作数的地址，而是在指令中隐含着操作数的地址。
- 立即寻址：指令的地址字段指出的不是操作数的地址，而是操作数本身。
- 直接寻址：在指令格式的地址字段中直接指出操作数在内存的地址。
- 间接寻址：若寻址特征位I=0，表示直接寻址，这时有效地址EA=A；若I=1，则表示间接寻址，这时有效地址EA=（A）。
- 寄存器寻址：指令中给出的操作数地址不是内存的地址单元号，而是通用寄存器的编号。EA=R。
- 寄存器间接寻址：指令格式中的寄存器内容不是操作数，而是操作数的地址。EA=(R)。
- 偏移寻址：EA=A+(R)①相对寻址：隐含引用的专用寄存器是程序计数器PC，即EA=A+(PC)，它是当前PC的内容加上指令地址字段中A的值。
②基址寻址：被引用的专用寄存器含有一个存储器地址，地址字段含有一个相对于该地址的偏移量。
③变址寻址：地址域引用一个主存地址，被引用的专用寄存器含有对那个地址的正偏移量。 - 段寻址：EA=A+(R)，实质上还是基址寻址。
- 堆栈寻址：EA=栈顶
①直接寻址； ②偏移寻址中的相对寻址； ③偏移寻址中的变址寻址； ④偏移寻址中的基址寻址； ⑤间接寻址； ⑥寄存器寻址中的间接寻址。
考点三：RISC指令系统的最大特点（简答题）
①选取使用频率最高的一些简单指令，指令的条数少。
②指令长度固定，指令格式种类少，寻址方式种类少。
③只有取数/存数指令访问存储器，其余指令的操作都在寄存器之间进行。
第五章——中央处理器
考点一：CPU的基本功能和基本组成
基本功能：指令控制、操作控制、时间控制、数据加工。
基本组成：运算器、控制器、浮点运算器、cache、总线仲裁器。
考点二：控制器和运算器的基本组成
控制器：程序控制器、指令译码器、指令寄存器、时序产生器、操作控制器。
运算器：算术逻辑运算单元ALU、通用寄存器、数据缓冲寄存器DR、程序状态字寄存器PSWR。
考点三：CPU中的主要寄存器（可见、不可见）
指令寄存器IR、数据地址寄存器AR、数据缓冲寄存器DR是CPU内部的，程序员不可见。
程序计数器PC、通用寄存器、程序状态字寄存器PSWR是程序员可见的。
考点四：指令周期
CPU周期又称为机器周期，时钟周期又称为T周期或节拍脉冲，它是处理操作的最基本单位。
考点五：LAD、STO指令执行的详细过程
试述LAD指令执行的详细过程，并说明该指令周期包含几个CPU周期。
LAD指令的执行周期：
- 操作控制器OC发出控制命令打开IR的输出三态门，将指令中的直接地址码6放到数据总线DBUS上。
- OC发出操作命令，将地址码6装入数存地址寄存器AR。
- OC发出读命令，将数存6号单元中的数100读到DBUS上。
- OC发出命令，将DBUS上的数据100装入数据缓冲寄存器DR。
- OC发出命令，将DR中的数100装入通用寄存器R1，原来R1中的数据被冲掉，至此，LAD指令执行周期结束。
数据总线DBUS上分时进行了地址传送和数据传送，所以需要2个CPU周期。LAD指令是RS型指令，总的指令周期需要3个CPU周期。
STO指令的执行周期：
- 操作控制器OC送出操作命令到通用寄存器，选择（R3）=30做数据存储器的地址单元；
- OC发出操作命令，打开通用寄存器输出三态门，将地址30放到DBUS上。
- OC发出操作命令，将地址30打入AR，并进行数存地址译码。
- OC发出操作命令到通用寄存器，选择(R2)=120，作为数存的写入数据。
- OC发出操作命令，打开通用寄存器输出三态门，将数据120放到DBUS上。
- OC发出操作命令，将数据120写入数存30号单元，原先的数据被冲掉。至此，STO执行周期结束。
DBUS是单总线结构，先送地址（30），后送数据120，必须分时传送。STO指令的执行周期也是2，总的执行周期为3。
考点六：公操作
“~”称为公操作符号。这个符号表示一条指令已经执行完毕，转入公操作。公操作主要是CPU对外围设备请求的处理，如中断处理、通道处理等。
考点七：微程序控制器
指令=微程序：由多条微指令构成，微指令占一个CPU周期，由多条微命令构成。微命令占一个时钟周期，对应一个微操作。
相容性微操作：指在同时或同一个CPU周期内可以并行执行的微操作。
相斥性微操作：是指不能在同时或不能在同一个CPU周期内并行执行的微操作。
在机器的一个CPU周期中，一组实现一定操作功能的微命令的组合，构成一条微指令。
考点八：设计微指令追求的目标
①有利于缩短微指令的字长度；②有利于减小控制存储器的容量；③有利于提高微程序的执行速度；④有利于对微指令的修改；⑤有利于提高微程序设计的灵活性。
考点九：流水线中的三个相关概念
- 资源相关多条指令进入流水线后在同一机器时钟周期内争用同一个功能部件所发生的冲突。
解决办法：①后一相关指令暂停一周期。②资源重复配置，增设一个存储器，将指令和数据分别放在两个存储器中。 - 数据相关数据相关指的是在一个程序中，存在必须等前一条指令执行完才能执行后一条指令的情况，则这两条指令称为数据相关。
解决办法：①硬件阻塞； ②软件插入“NOP”； ③数据旁路技术。
流水线中三种数据相关冲突：写后读相关（RAW）；读后写相关（WAR）相关；写后写相关（WAW）。 - 控制相关
由转移指令引起的，使流水线发生断流。
按序发射，按序完成时，只可能出现RAW相关。
RAW相关是由于读取一个未被写入的寄存器而产生的冲突。
WAR相关是由于写入一个寄存器的同时，又读取了这个寄存器而产生的冲突。
WAW相关是由于写入一个寄存器的同时，又写入了这个寄存器而产生的冲突。
- RAW：指令I2将R2与R1相加然后结果存储在R2中，指令I1的结果被I2使用，在指令I1写入寄存器R1之前，指令I2就读出该寄存器内容。
- WAR：I3指令将R3与R4相加写入R3，I4指令要使用I3中存储在R4中的值，在指令ADD读出寄存器R4前，指令MUL就已经写入。
- WAW：指令I6需要使用指令I5中存储在R6中的值，并且I5和I6都会修改R6的值，在指令LDA写入寄存器R6前，指令MUL就已经写入。
考点十：RISC三要素
①一个有限的简单指令系统；
②CPU配备大量的通用寄存器；
③强调指令流水线的优化。RISC机器一定是流水CPU，但流水CPU不一定是RISC机器。如奔腾CPU是流水CPU，但奔腾机是CISC机器。
第六章——总线系统
考点一：总线的基本概念及分类
总线是构成计算机系统的互联机构，是多个系统功能部件之间进行数据传送的公共通路，用于交换地址、数据、控制信号，分为内部总线、系统总线、I/O总线。
考点二：求总线带宽（选择题）
考点三：北桥和南桥的概念
总线桥是一种具有缓冲、转换、控制功能的逻辑电路。CPU总线-PCI总线的桥称为北桥，PCI总线-ISA总线的桥称为南桥。
考点四：总线信息传送的五个阶段
请求总线、总线仲裁、寻址、信息传送、状态返回
考点五：总线数据传送模式
读写操作快传送操作写后读、读修改写操作广播、广集操作
第七章——外围设备
考点一：外围设备的分类
外围设备可分为输入设备、输出设备、外存设备、数据通信设备、过程控制设备。
考点二：磁盘上的信息分布
(1)有效存储区域=16.5-11=5.5M，因为道密度=40道/M，道密度是沿磁盘半径方向单位长度上的磁道数，所以道数=40道/M*5.5=220道，所以圆柱面为220个。
(2)内层磁道周长为2ΠR=2*3.14*11=69.08M，每道信息量N=400位/M*69.08M=27632位=3454B，每个面又由道组成，所以每面的信息量=3454B*220=759880B，盘组是多个盘片的集合，盘片则由多个面组成，所以盘组的总容量=759880B*10=7598800B。
(3)磁盘内部数据传输率Dr=nN(字节/秒) 或 Dr=D·v(字节/秒)，N为每条磁盘容量，N=3454B，r为磁盘转速，r=6000转/分=6000转/60s=100r/s，所以Dr=r*N=100r/s*3454B=345400B/s。
某双面磁盘，每面有220 道，已知磁盘转速=4000r/min，数据传输率为185000B/s，求磁盘总容量。
某磁盘存储器转速为3000r/min，共有4个记录面，每道记录信息为12288B，最小磁道直径为230mm，
共有275 道。问：
(1)磁盘存储器的存储容量是多少?
(2)最高位密度是多少?
(3)磁盘数据传输率是多少?
(4)平均等待时间是多少?
一台活动头磁盘机的盘片组共有20 个可用的盘面，每个盘面直径18in，可供记录部分宽5in，已知道密度为100 道/in，位密度为1000 位/in(最内道)，并假定各磁道记录的信息位数相同。试问：
(1)盘片组总容量是多少兆(106 )位?
(2)若要求数据传输率为 1MB/s，磁盘机转速每分钟应是多少转?
（1）内层半径=4in，内层磁道周长=2*3.14*4in=25.12in，每道的信息量=25.12in*1000位/in=25120位，有效存储区域=5in，道数=5in*100道/in=500道，每面的信息量=500*25120=12560000位，盘片组总容量=12560000*20=251.2兆位
（2）Dr=1MB/s,Dr=Nr，r=Dr/N*60=1024kb/25120/8*60=1024*1024/3140B*60=20036r/min
第八章——输入/输出系统
考点一：CPU时间和I/O时间
考点二：CPU管理外围设备的方式
无条件传送方式（简单I/O方式）、程序查询（轮询）方式、程序中断方式、直接内存访问（DMA）方式、通道和输入/输出处理器。
考点三：中断方式的典型应用
实现CPU与外界进行信息交换的握手联络；故障处理；实时处理；程序调度；软中断（程序自愿中断）。
考点四：中断屏蔽触发器（IM）
是CPU是否受理中断或批准中断的标志。IM标志为“0”时，CPU可以受理外界的中断请求，反之，IM标志为“1”时，CPU不受理外界的中断请求。
若CPU 现执行设备B 的中断服务程序，IM2、IM1、IM0 的状态是什么? 如果CPU 执行设备D 的中断服务程序，IM2、IM1、IM0 的状态又是什么?
若CPU执行设备B的终端服务，IM2、IM1、IM0的状态是1、1、1，CPU执行设备D的中断服务程序，IM2、IM1、IM0的状态是0、1、1。
考点五：DMA方式的概念及分类
直接内存访问（DMA）是一种完全由硬件执行I/O交换的工作方式。DMA控制器从CPU完全接管对总线的控制，数据交换不经过CPU，而直接在内存和I/O设备之间进行，一般用于高速传送成组数据，分为以下几种方式：成组连续传送方式（停止CPU访存）、周期挪用方式、透明DMA方式。
